超長可變分數序列的ff處理器

一、信號的數據處理在現代高科技局部戰爭中，電子戰爭數字接收機（ew）面臨著非常復雜的電子環境。尤其對于偵查雷達信號的接收機,同一時間內可能有多個雷達信號進入接收機信道,準確、快速地識別這些雷達是EW接收機的基本要求。為了實時給出雷達脈沖描述字(PDW),EW接收機中數字信號處理操作一般使用硬件完成,主要功能是接收高速A/D采集的數據,對數據中存在的雷達信號進行分離與識別,最后給出雷達脈沖描述字。對雷達信號的處理可分為頻域和時域兩部分:在頻域主要進行頻譜分析與載頻測量,如果有多個雷達信號同時進入接收機,可在頻域對其進行分離;在時域可采用自相關和非相干積累的方法,精確估計出雷達信號的脈沖重復間隔(PRI),提取出脈沖到達時間(TOA)和脈沖寬度(PW)等參數,完成各雷達信號的分析與測量。FFT/IFFT處理器是完成信號在時域和頻域之間轉換的必需部件,為了得到較高的頻率分辨率,接收機中的FFT部件應能夠執行超長序列的傅里葉變換,比如256k點或更多點數。另外,由于不同雷達信號頻譜寬度不同,所以進行傅里葉逆變換的序列長度也不同。因此,對FFT的硬件實現提出了能夠實時快速計算超長可變點數序列的要求。二、超長可變點傅里葉變換處理的關鍵技術1.視頻模塊的實現在實時數字信號處理中,為達到較高的處理速度,FFT處理器一般采用將基本運算單元級聯而形成的流水線型結構。對于實現超長點數的FFT處理器,如果直接采用級聯結構,需要的存儲器規模過于龐大。本設計采用二維處理方式,以減小存儲器規模。最長為1M點的可變點數FFT處理器實現方案如圖1所示。此系統中,把1M點數FFT轉換為二維處理,由2個1024點FFT模塊組成,其中一個為固定1024點基-4FFT處理器,另一個為可變點基-2FFT處理器(可計算2n點FFT,n=1,...,10)。在每個模塊中,除了可變點數子FFT處理器模塊,還包括取數、循環控制模塊。FFT處理器模塊完成行變換和列變換,取數、控制模塊完成存儲器地址產生、數據的讀取、倒序以及輸出等操作,以及控制進行變換的序列長度等功能。由于采用了二維處理方式,兩片FFT處理器由一個暫存存儲器相聯,用于存儲第一級FFT的輸出(中間數據)和旋轉因子的乘積,并將數據重排后送到第二級FFT處理器。2.數據輸入模塊設計為了提高FFT處理速度,每一個子FFT處理器均采用流水線結構,如圖2所示。流水線由基本運算單元級聯組成,數據進行流水操作。由于FFT每一級運算同時進行,系統總運算時間為一級流水結構處理時間。數據流經基本運算單元的級數由需要進行運算的序列長度控制,以完成可變點數序列的傅里葉變換。數據輸入模塊根據數據準備情況,啟動地址生成計數器,生成第一級運算單元相應RAM地址并將數據寫入,完成輸入數據的倒序處理。在接收完N點數據后,生成啟動信號,啟動流水線開始計算。在流水線結構中,各基本運算單元是相同的,主要由蝶形運算單元和乒乓存儲器組成。基本運算單元接收到啟動信號后,讀出乒乓存儲器中的N點數據和相應旋轉因子,和相關控制信號一起送入蝶形運算單元,并將運算結果存入下一級的乒乓存儲器中。數據輸出模塊根據進行FFT處理的序列長度,控制數據流經基本運算單元的級數,選取相應基本模塊的計算結果存入輸出乒乓存儲器中,并在下一個啟動頭到來后,輸出本處理器的計算結果。3.地址生成及控制模塊FFT處理器流水線結構中,每一級的蝶形運算由基本運算單元實現,其框圖如圖3所示。圖中,蝶形運算單元即為基-2/4模塊,旋轉因子存儲器中存儲的是旋轉因子表,乒乓存儲器完成各級運算之間的數據倒序。地址生成及控制模塊的核心是一模可變計數器,計數器的模為進行變換序列的長度,各乒乓存儲器的地址及旋轉因子表的讀地址由計數值變換產生。此外,此模塊還產生各存儲器的讀寫使能信號、蝶形運算單元的控制信號和運算結束的標志信號等。對于塊浮點運算,則必須在此框圖中加入一個數據因子控制器,控制每遍運算過程中的數據大小,以保證每段FFT運算輸出增益一致。4.序列fft變換控制根據以上討論的超長可變點數處理器結構,實現不同長度序列FFT變換的控制主要包括兩個方面:一是子FFT處理器變換的長度,一是子FFT變換循環次數。下面分別討論其實現方法。(1)各級基本運算設計分析N點基-2DITFFT的信號流圖可以看出,2(n-1-p)組2(p+1)點FFT在第p級輸出(p=0,1,...,log2N-1)。由此,基-2的FFT處理器可以實現2n點的FFT。固定點FFT不同的是,輸入數據的倒序規律要依據計算的點數確定,而且也要根據點數來控制運算的級數和每級蝶形單元循環運算的次數。設計中,可變點子FFT處理器采用基-2DIT算法的數據倒序規則,數據逆序輸入、正序輸出。各級運算采用原址運算的方法生成存儲器地址,讀本級存儲器與寫下一級存儲器的地址相同。各存儲器地址可由計數器的輸出經過變換生成,由于序列長度可變,計數器應是最大模為序列最大長度的可變模計數器,運算時模為序列長度。假設處理器能處理的最長序列的長度為M(M=2m),當前計算的序列長度為N(N=2n),共需n級蝶形運算。設各模塊計數器輸出為Cm-1...C0,RAM地址為Am-1...A0,數據從外部存儲器順序讀入,倒序后寫入第一級基本運算模塊,輸入模塊使用的存儲器地址可按照下式生成:讀操作:Ai=Ci寫操作:Ai=Cn-i-1,i=0,1,...,n-1Ai=Ci,i=n,n+1,...,m-1對于不同數據長度N,輸入模塊寫操作時RAM地址生成方法不同,具體實現可使用一多路選擇器,根據n來選擇生成相應存儲器地址。由于采用原位運算方法,各級基本運算單元的讀操作和寫操作使用相同的存儲器地址。以M=8為例,各模塊地址生成方法如圖4所示。對于旋轉因子存儲器,計算不同點數FFT時,同一級蝶形運算對應的旋轉因子是不變的。根據基-2DITFFT算法,第n級蝶形運算有2n-1個旋轉因子,旋轉因子存儲器的尋址方法如圖5所示。在輸出計算結果時,可根據n來選擇,把FFT處理器第n級基本運算單元的輸出作為最終運算結果。根據與輸入數據地址產生的同樣方法,生成存儲結果的存儲器地址,從而達到實現點數可變FFT處理器的目的。(2)fft模塊運動學根據一維FFT變為二維處理的數據重排規則,L點FFT處理器每次循環需要從外部RAM中抽取L個數據進行運算,需要循環M次。從外部RAM取數時,連續兩個數據的存儲器地址相差M,即地址每隔M取一個數據。數據抽取的方法和循環次數控制的方法如下:設所處理序列的最大長度為2k,設置一個k位計數器,由兩個k/2位計數器級聯組成,計數器L作為低位計數器,計數器M作為高位計數器,它們的模分別為L和M,可由外部控制。在讀取數據時,計數器M計和數器L的有效位組成RAM地址。外部RAM地址An-1～A0的生成方式與計數器計數值的對應關系如圖5所示。輸入的L點數據存放在片內RAM中,然后給出啟動信號,進行L點的FFT處理,同時再取下一組L點數據。每取一組數據,計數器M增1,當計數器M溢出時,N點FFT運算完畢。子FFT處理器變換的長度由流水線中數據輸入模塊和輸出模塊控制。在輸出計算結果時,可根據L來選擇,把FFT處理器第l級基本運算單元的輸出作為最終運算結果。根據與輸入數據地址產生的同樣方法,生成運算結果的存儲器地址,從而達到實現點數可變FFT處理器的目的。三、數值自頂向下設計從目前的技術情況來看,現有FPGA器件發展迅猛,內部豐富的乘法器、存儲器和查找表(LUT)尤其適合作數字信號處理。根據本文的方法,作者設計了N=210+m(m=1,2,...,10)點FFT處理器。采用兩片Xilinx公司的XC2V3000分別完成固定1024點基-4FFT處理器和可變點數(2m點)FFT處理器。數據采用了塊浮點表示方法,擴大了數的表示范圍,提高了運算精度。設計采用了自頂向下設計方法,源代碼使用VHDL書寫。開發環境為Xilinx公司的ISE6.1。在綜合實現的過程中,對關鍵路徑的延時加以合適的約束,此處理器可工作在66MHz,連續運算時,完成256K點復數點FFT僅需4.090ms。此FFT處理器已用于某EW接收機數字信號處理模塊中,其功能框圖如圖6所示。信號處理模塊的工作過程為:接收到高速A/D采集的數據后,對整個輸入序列加窗,進行傅里葉變換,求得幅度譜,經過通道校正、低通濾波后,在頻域對信號進行檢測,得到雷達脈沖信號的中心頻率和帶寬。對于同時到達的頻率互不重疊的信號,分離出各個信號的頻譜,再進行傅里葉逆變換,得到信號的時域波形,測得脈沖重復頻率和脈寬等參數。它可以被外部設備如DSP控制,處理完的數據或中間數據可以通過標準總線或通過專用總線和外部設備交互。測試時,用MATLAB產生256K點原始數據,進行FFT運算,然后進行頻譜分離,取出其中一個峰值(3dB帶寬),補零到64K點后再進行IFFT運算。分別用MATLAB和FFT處理器進行上述操作,我們將實際運算結果與matlab仿真結果進行比較,如圖7所示。四、維長相關度小相度變換本文實現了超長可變點數FFT處理器設計,此處理器可完成1k～1M點可變長度序列的FFT/IFFT計算,序列長度由外部控制。采用FFT的多維映射方法,將一維長點數FFT映射為二維小點數子