交換網絡的結構與原理第1頁，課件共81頁，創作于2023年2月3.1交換網絡的結構

從外部看，交換網絡相當于一個由若干入線和若干出線構成的開關矩陣，如圖3-1所示。在圖3-1中，由每條入線和出線構成的交叉接點類似于開關電路，平時是斷開的，當選中某條入線和出線時，對應的交叉接點才閉合。實際中的開關矩陣叫接線器，接線器的入線接主叫用戶接口電路，出線接被叫用戶接口電路或各種中繼接口電路。

第2頁，課件共81頁，創作于2023年2月圖3-1交換網絡示意圖

第3頁，課件共81頁，創作于2023年2月3.1.1交換網絡的線束利用度交換網絡的線束利用度分為兩種不同的情況：全利用度線束和部分利用度線束。

1.全利用度線束任一條入線可以到達任一條出線的情況叫全利用度線束。

2.部分利用度線束任一條入線只能到達部分出線的情況叫部分利用度線束。可見，與部分利用度線束相比，全利用度線束的接通率高，但出線的效率低。

第4頁，課件共81頁，創作于2023年2月3.1.2交換網絡的結構設計交換網絡的結構分單級接線器結構和多級接線器結構。

1.單級接線器結構單級接線器結構如圖3-1所示，一個n

×

m的接線器存在n

×

m個交叉接點。如果交換網絡的n和m數值很大，則交叉接點數必然變得很大。在數字交換中，這意味著對存儲器的存取速率要求很高。

第5頁，課件共81頁，創作于2023年2月

2.多級接線器結構多級接線器結構可以克服單級接線器結構存在的問題。圖3-2所示為n×nm的二級接線器結構，第一級接線器A的入線數與出線數相等，是一個n×n的接線器，如果第一級接線器A的n條出線接至n個1×m的第二級接線器B的入線，則第一級的每條入線將有nm條出線，于是1+n個接線器便構成了一個n×nm的交換網絡。

第6頁，課件共81頁，創作于2023年2月圖3-2一個n×nm的二級接線器結構

第7頁，課件共81頁，創作于2023年2月若把第一級接線器A增加到m個，并把第二級每個接線器的入線數也增加到m條，便可得到如圖3-3(a)所示的nm×nm的二級交換網絡，其簡化形式如圖3-3(b)所示。

第8頁，課件共81頁，創作于2023年2月圖3-3一個nm×nm的二級接線器結構(a)連線圖；(b)簡化圖

第9頁，課件共81頁，創作于2023年2月在二級接線器結構中，由于第一級的每一個接線器與第二級的每一個接線器之間僅存在一條內部鏈路，因此任何時刻在一對接線器之間只能有一對出、入線接通。例如，當第一級第1個接線器的1號入線與第二級第2個接線器的m號出線接通時，第一級第1個接線器的其他入線都無法再與第二級第2個接線器的其余出線接通。這種雖然入、出線空閑，但因沒有空閑級間鏈路而無法接續的現象稱為交換網絡的內部阻塞。二級接線器結構的每條內部鏈路被占用的概率可近似為

(3.1)式中，A——整個交換網絡的輸入話務量。

第10頁，課件共81頁，創作于2023年2月交換網絡的內部阻塞率應等于所需鏈路被占用的概率，則二級接線器結構的內部阻塞是：

Bi2?=?a

(3.2)當進一步增加網絡的輸入線數時，可依照相同的方法將二級接線器結構擴展為三級或更多級。圖3-4所示為一個三級接線器結構。

第11頁，課件共81頁，創作于2023年2月圖3-4一個nmk×nmk的三級接線器結構

第12頁，課件共81頁，創作于2023年2月在三級接線器結構中，任何一個第一級接線器與一個第三級接線器之間仍然只存在一條通路，但這條通路卻是由兩條級間鏈路級聯而成的。因此，當假設每條內部鏈路被占用的概率是a時，每條鏈路空閑的概率是1?-a。兩條鏈路均空閑，則級聯鏈路空閑的概率便為(1?-a)2。因此，三級接線器結構的內部阻塞率為

Bi3?=?1?-(1?-a)2

(3.3)比較式(3.2)和式(3.3)不難發現：

Bi3?>?Bi2

可見，增加級數雖然擴大了交換網絡可接續的容量，但也增加了網絡的內部阻塞率。

第13頁，課件共81頁，創作于2023年2月

3.減小內部阻塞率的方法減小內部阻塞率的方法通常有兩種：擴大級間鏈路數和采用混合級交換網絡。

1)擴大級間鏈路數擴大級間鏈路數的方法如圖3-5所示。

第14頁，課件共81頁，創作于2023年2月圖3-5一個x重連接的二級交換網絡

第15頁，課件共81頁，創作于2023年2月圖3-5所示的級間鏈路擴大到了x條，其內部阻塞率將減少為

Bi?=?ax

(3.4)同理，一個x重連接的三級交換網絡的內部阻塞率為

Bi?=?1?-(1?-ax)2

(3.5)擴大級間鏈路數可減小網絡的內部阻塞率，但這是以增大第二級接線器B入、出線數目為代價的，如圖3-5所示的第二級接線器B入、出線數目將相應地增大到xm×xm。

第16頁，課件共81頁，創作于2023年2月2)采用混合級交換網絡圖3-6給出了一種混合級交換網絡。圖3-6的前兩級是如圖3-3所示的二級網絡，但第二級網絡的nm條出線并未像圖3-4那樣連到nm個接線器，而是僅連接了m個接線器。不難看出，第一級中任何一個接線器與第三級中的任一接線器之間現在有了n條鏈路，因此網絡的內部阻塞率下降為

Bi?=?[1?-(1?-a)2]n

不難想象，當網絡的內部鏈路數(如圖3-6所示的第二級n)達到一定的數量時，可以完全消除內部阻塞。下面我們來分析圖3-7所示的三級無阻塞交換網絡。

第17頁，課件共81頁，創作于2023年2月在圖3-7中，第一級有2個3×5接線器，第二級有5個2×2接線器，第三級有2個5×3接線器。現假設第一級接線器A的一條空閑入線要與第三級接線器C的一條空閑出線接通。在最壞的情況下，當接線器A的入線希望接通時，它的其余2條入線已占用了其5條出線中的2條，于是這條入線尚有3條出線與接線器C相通。再假設接線器C的其余2條出線均已被占用，而它們使用的入線又恰好是A、C之間剩余3條鏈路中的2條，于是A、C之間還存在1條通路。這種只要交換網絡的出、入線中有空閑線，則必存在內部空閑鏈路的網絡稱為無阻塞網絡或Clos網絡。

第18頁，課件共81頁，創作于2023年2月圖3-6混合級交換網絡

第19頁，課件共81頁，創作于2023年2月圖3-7三級無阻塞交換網絡

第20頁，課件共81頁，創作于2023年2月3.2數字交換網絡的接續原理

數字交換實質上就是把PCM系統有關的時隙內容在時間位置上進行搬移，因此數字交換也叫做時隙交換。當連接數字交換網絡只有一套PCM系統時，交換僅在這條總線的30個話路時隙之間進行。為了擴大數字信號的交換范圍，要求數字交換網絡還應具有在不同PCM總線之間進行交換的功能。具體來說，數字交換網絡應具有如下功能：

第21頁，課件共81頁，創作于2023年2月

(1)在同一條PCM總線的不同時隙之間進行交換；

(2)同一時隙在不同PCM總線之間進行交換；

(3)在不同PCM總線的不同時隙之間進行交換。在數字通信中，由于每一條總線都至少可傳送30路(PCM基群)用戶的消息，因此我們把連接交換網絡的入、出線叫做PCM母線或HW(HighWay)線。由于PCM信號是四線傳輸，即發送和接收是分開的，因此數字交換網絡也要收、發分開，進行單向路由的接續。實際中用戶消息通過數字交換網絡發送與接收的過程如圖3-8所示。

第22頁，課件共81頁，創作于2023年2月圖3-8用戶消息通過數字交換網絡發送與接收的過程

第23頁，課件共81頁，創作于2023年2月3.2.1數字交換網絡的時間(T)接線器

1.時間(T)接線器的結構

T接線器由話音存儲器和控制存儲器組成。話音存儲器和控制存儲器都是隨機存儲器RAM。

1)話音存儲器顧名思義，話音存儲器(SM，SpeechMemory)用于寄存經過PCM編碼處理的話音信息，每個單元存放一個時隙的內容，即存放一個8bit的編碼信號，故SM的單元數等于PCM的復用度(PCM復用線上的時隙總數)。

第24頁，課件共81頁，創作于2023年2月

2)控制存儲器控制存儲器(CM，ControlMemory)又稱為地址存儲器，其作用是寄存話音信息在SM中的單元號，如某話音信息存放于SM的2號單元中，那么在CM的單元中就應寫入“2”。通過在CM中存放地址，從而控制話音信號的寫入或讀出。一個SM的單元號占用CM的一個單元，故CM的單元數等于SM的單元數。CM每單元的字長則由SM總單元數的二進制編碼字長決定。例如，某T接線器的輸入端PCM復用度為128，則SM的單元數應是128個，每單元的字長是8bit，CM單元數應是128個，每單元的字長是7bit。

第25頁，課件共81頁，創作于2023年2月

2.時間(T)接線器的工作方式如果話音存儲器(SM)的寫入信號受定時脈沖控制，而讀出信號受控制存儲器(CM)控制，我們稱其為輸出控制方式，即SM是“順序寫入，控制讀出”。反之，如果話音存儲器(SM)的寫入信號受控制存儲器(CM)控制，而讀出信號受定時脈沖控制，我們稱其為輸入控制方式，即SM是“控制寫入，順序讀出”。需要強調的是，上述兩種控制方式只針對話音存儲器(SM)，對于控制存儲器(CM)來說，其工作方式都是“控制寫入，順序讀出”，即CPU控制寫入，定時脈沖控制讀出。例如，某主叫用戶的話音信號(A)占用TS1發送，通過T接線器交換至被叫用戶的TS8接收.下圖3-9(a)、(b)給出了兩種工作方式的示意圖。

第26頁，課件共81頁，創作于2023年2月讀出控制方式的T接線器圖3-9(a)第27頁，課件共81頁，創作于2023年2月要把TS1的內容交換到TS8中去，只要在TS1到來時，把它的內容先寄存到SM中，等到TS8到來時，再把該內容取走即可。通過這樣一存一取，即可實現不同時隙內容的交換。對于輸出控制方式來說，其交換過程為：第一步，在定時脈沖CP控制下，將HW線上的每個輸入時隙所攜帶的話音信息依次寫入SM的相應單元中(SM單元號對應主叫用戶所占用的時隙號)；第二步，CPU根據交換要求，在CM的相應單元中填寫SM的讀出地址(CM單元號對應被叫所占用的時隙號)；第三步，在CP控制下，按順序在輸出時隙(被叫所占的時隙)到來時，根據SM的讀出地址，讀出SM中的話音信息。

第28頁，課件共81頁，創作于2023年2月寫入控制方式的T接線器圖3-9(b)第29頁，課件共81頁，創作于2023年2月對于輸入控制方式來說，其交換過程為：第一步，CPU根據交換要求，在CM單元內寫入話音信號在SM的地址(CM單元號對應主叫用戶所占用的時隙號)上；第二步，在CM控制下，將話音信息寫入SM的相應單元(SM單元號對應被叫用戶所占用的時隙號)中；第三步，在CP控制下，按順序讀出SM中的話音信息。

第30頁，課件共81頁，創作于2023年2月針對T接線器的討論有以下幾點說明：

(1)不管是哪一種控制方式，話音信息交換的結果是一樣的。

(2)T接線器按時間開關時分方式工作，每個時隙的話音信息都對應著一個SM的存儲單元，因為不同的存儲單元所占用的空間位置不同，所以從這個意義上講，T接線器雖是一種時分接線器，但實際上卻具有“空分”的含義。

(3)CPU只需修改CM單元內的內容，就可改變信號交換的對象。但對于某一次通話來說，占用T接線器的單元是固定的，這個“占用”直至通話結束才釋放。

第31頁，課件共81頁，創作于2023年2月

(4)話音信號在SM中存放的時間最短為3.9μs，最長為125μs。

(5)CM各單元的數據在每次通話中只需寫一次。

(6)當CM第K個單元中的值為j時，輸入的第j時隙將被轉移到輸出的第k時隙。由此引起的延時為

D?=k?-j(TS)例如，當k?=?3，j=1時，信號交換的延時為

D=3?-1=2(TS)=7.8μs再如，當k?=?1，j=3時，信號交換的延時為

D=(32?-j)?+k?=?(32?-3)?+1?=30TS=117μs第32頁，課件共81頁，創作于2023年2月

3.話音存儲器(SM)和控制存儲器(CM)的數字電路實現原理

1)話音存儲器(SM)的數字電路實現原理

SM的數字電路實現原理如圖3-11所示，該電路由存儲器RAM、寫入與門、讀出與門、或門、反相器等讀/寫控制電路組成。該電路是按輸出控制方式設計的。

第33頁，課件共81頁，創作于2023年2月圖3-11話音存儲器的數字電路實現原理

第34頁，課件共81頁，創作于2023年2月當CM無輸出時，B0～B7全為“0”，或門輸出為0，此時RAM的R/?=?0，RAM處于寫狀態。“讀出控制”為0，關閉讀出地址B0～B7的與門；“寫入控制”為1，打開寫入地址A0～A7的與門。根據定時脈沖A0～A7組合的32個地址，在位脈沖TD0～TD7控制下按順序將D0～D78位并行碼(話音信號)寫入到相應的RAM單元中。當CM有輸出時，B0～B7不全為“0”，此時RAM的R/?=?1，RAM處于讀狀態。“寫入控制”為0，關閉寫入地址A0～A7的與門；“讀出控制”為1，打開讀出地址B0～B7的與門。按照CM提供的B0～B7組合的256個地址，從相應的SM單元讀出數據D0～D7。

第35頁，課件共81頁，創作于2023年2月

2)控制存儲器(CM)的數字電路實現原理控制存儲器的數字電路實現原理如圖3-12所示，該電路由存儲器RAM、反相器、比較器、鎖存器等組成。

CPU根據用戶要求，通過數據總線(DB)和地址總線(AB)向CM發送：①

寫入數據BW0～BW7(SM的地址)；②

寫入地址AW0～AW7(CM的地址)。

SM的地址寫入CM的時機(寫入條件)是：①

CPU發出寫命令脈沖；②

定時脈沖A0～A7所指定的地址與CPU送來的AW0～AW7地址一致(同步)；③

CP的前半周(CP?=?1)。

第36頁，課件共81頁，創作于2023年2月圖3-12控制存儲器的數字電路實現原理

第37頁，課件共81頁，創作于2023年2月

4.PCM終端設備和T接線器的連接

1)單端PCM設備和T接線器的連接所謂單端，是指一條HW線的情況。單端PCM設備和T接線器的連接如圖3-13所示。

第38頁，課件共81頁，創作于2023年2月圖3-13單端PCM設備和T接線器的連接電路框圖

第39頁，課件共81頁，創作于2023年2月圖3-13所示的電路包括了碼型變換與逆變換電路、標志信號收/發電路、同步電路、定時電路、串/并(S/P)變換電路、匯總電路等。

(1)碼型變換與逆變換：指機內碼型與線路碼型之間的變換。

(2)同步：取出同步時隙，在定時脈沖控制下做同步檢查。

(3)定時：用來產生各種定時脈沖，如抽樣時用的抽樣脈沖、編碼時用的位脈沖和同步時用的幀同步脈沖等。

(4)標志信號收/發：插入或取出TS16傳輸的標志信號(控制信令)。

(5)匯總：將話音信號、同步信號和標志信號匯總在一起，然后通過碼型變換電路送至輸出端。

第40頁，課件共81頁，創作于2023年2月

(6)串/并變換：在T接線器的數據總線上連接了一個輸入串/并(S/P)變換電路和一個輸出并/串(P/S)變換電路，目的是將傳輸線上的串行碼變換成并行碼后存入T接線器RAM中。為什么要進行串/并變換呢？我們知道，30/32系統PCM一次群的傳送碼率為2.048Mb/s。如果將時隙擴大到1024個，仍采用串行碼傳送，則其碼率將達到64Mb/s以上。這樣高的數碼率對T接線器的工作速率要求很高，技術上較難實現。也就是說，T接線器容量的增大要受到存儲器RAM讀/寫速度的限制。目前單個T接線器的容量不超過1024個單元(32個一次群信號)。因此，為了解決提高復用度的同時，傳輸碼率也提高的問題，就必須把1條復用線變成8條復用線，使進入話音存儲器(SM)的8位碼以并行方式一次輸入，從而降低對T接線器RAM的讀/寫要求。第41頁，課件共81頁，創作于2023年2月

2)多端PCM終端設備和T接線器的連接單端PCM終端設備接入T接線器時只能處理30個用戶的話音交換。如果將多端PCM終端設備(4端、8端、16端、32端)接入T接線器，將會大大擴大T接線器所交換的信息容量。因此，多端PCM終端設備和T接線器連接時其接口除了需要串/并、并/串電路外，還需要增加復用和分路電路，實現多端PCM復用線的合并。復用器的作用是將多條HW線合并成一條HW線；分路器的作用是將一條HW線分成多條HW線。

第42頁，課件共81頁，創作于2023年2月圖3-14所示為8條HW線(每條HW線的復用度為PCM一次群)與T接線器的連接圖。圖3-14中，T接線器的左端是由8個串/并變換電路和1個8并1復用器組成的電路，該電路將8條HW輸入線的串行信號變換成1條HW線的并行信號進入T接線器；T接線器的右端是由1個1分8的分路器和8個并/串變換電路組成的電路，該電路將T接線器輸出端的1條HW線的并行信號變換成8條HW線的串行信號送至傳輸線。

第43頁，課件共81頁，創作于2023年2月圖3-148條HW線與T接線器的連接圖

第44頁，課件共81頁，創作于2023年2月圖3-15串/并變換與復用波形圖

第45頁，課件共81頁，創作于2023年2月每路信號依次進入話音存儲器的順序如下：HW0TS0，HW1TS0，…，HW7TS0；HW0TS1，HW1TS1，…，HW7TS1；

HW0TS2，HW1TS2，…，HW7TS2；

HW0TS31，HW1TS31，…，HW7TS31。

第46頁，課件共81頁，創作于2023年2月對于N條HW線來說，它們經串/并變換及多路復用后，依次寫入話音存儲器的順序為HW0TS0，HW1TS0，…，HWN?-lTS0；HW0TS1，HW1TS1，…，HWN?-1TS1；

HW0TS2，HW1TS2，…，HWN?-1TS2；

HW0TS31，HW1TS31，…，HWN?-lTS31。

第47頁，課件共81頁，創作于2023年2月由此得到HWi，TSj位于話音存儲器的單元號為K?=?N?×?j?+?i(單元)(3.8)式中：K?——單元號(或經串/并變換及多路復用后的TS編號)；N

——HW線總數；j?——復用前的時隙編號；i?——復用前的HW線編號。

第48頁，課件共81頁，創作于2023年2月

【例3.1】有N路一次群信號經串/并變換及多路復用后進入話音存儲器，問：①話音存儲器的讀/寫速率為多少？②話音存儲器的容量為多少？③控制存儲器的容量為多少？④若有四條HW線，每條HW線均為PCM一次群，則復用前的HW2TS10在復用后變為TSX，X為多少？解：①話音存儲器的讀/寫速率為N×256kb/s。②話音存儲器的容量為N×32×8位。③控制存儲器的容量為N×32×(lbN+5)位(其中N為2的整次冪)。④

X為N×j+i=4×10+2=42。

第49頁，課件共81頁，創作于2023年2月

5.串/并變換與復用/分路的邏輯電路我們仍以8條HW線為例來講述串/并變換與復用/分路的邏輯電路。

1)串/并變換與復用圖3-16是將串行碼變換成并行碼并完成復用的數字電路。圖3-16中包含了8套移位寄存器、8套鎖存器和8套8選1電子選擇器。

第50頁，課件共81頁，創作于2023年2月圖3-16串/并變換與復用的數字電路實現原理

第51頁，課件共81頁，創作于2023年2月

(1)移位寄存器。移位寄存器采用8位串行輸入并行輸出的工作方式，它在位脈沖的控制下，將每個時隙中的8位串行碼依次移入寄存器。

(2)鎖存器。因為移位寄存器輸出端D0～D78位碼不是同時出現的，而是在位脈沖(TD0～TD7)控制下一位一位出現的，所以要加一個鎖存器，它將移位寄存器中的數據移入并鎖存，使8位碼從鎖存器輸出的同時并行輸出。

8位并行碼送入鎖存器的時機為在8位碼中最后一位碼的控制脈沖TD7到來時及CP的后半周期。

第52頁，課件共81頁，創作于2023年2月

(3)?8選1電子選擇器。8選1電子選擇器的功能是把每條HW的8位并行碼按一定次序進行排列、合并后輸出送至話音存儲器。

第53頁，課件共81頁，創作于2023年2月

2)并/串變換與分路圖3-17是將并行碼變換成串行碼并完成分路的數字電路，圖中包含了8套鎖存器和8套移位寄存器。

第54頁，課件共81頁，創作于2023年2月圖3-17并/串變換與分路的數字電路實現原理

第55頁，課件共81頁，創作于2023年2月

(1)鎖存器。8套鎖存器分別在位脈沖TD0～TD7控制下，接收來自8條HW線的D0～D78位并行碼，如：

TD0∧CP=?1時，將HW0的D0～D7寫入鎖存器0；

TD1∧?CP=?1時，將HW1的D0～D7寫入鎖存器1；

TD7∧?CP=?1時，將HW7的D0～D7寫入鎖存器7。

第56頁，課件共81頁，創作于2023年2月

(2)移位寄存器。在下一個時隙的位脈沖TD0到來即TD0∧CP?=?1時，8個移位寄存器的置位端S都為“1”，表示可將8個鎖存器中的D0～D78位并行碼同時置入8個移位寄存器中。當TD0≠1時，置位端S為“0”，使移位寄存器不置位，只移位。8個移位寄存器便同時在位脈沖的控制下將8位碼按串行順序一位一位送出，直到下一時隙的TD0?=?1再出現時，移位寄存器再置位一次，即將下一個8位并行碼置入移位寄存器中。如此循環下去，就完成了P/S變換。通過上述對時間(T)接線器的研究，我們已經知道話音存儲器的讀/寫速率與輸入信道數成正比，這使得T接線器容量的增大受到了存儲器讀/寫速度的限制。當輸入T接線器的路數超過單個T接線器所能接受的限度時，必須使用多個T接線器組成的交換網絡。

第57頁，課件共81頁，創作于2023年2月3.2.2數字交換網絡的空間(S)接線器早期機電制交換機的空分接線器是一個由大量交叉接點構成的空分矩陣，如圖3-18所示。

第58頁，課件共81頁，創作于2023年2月圖3-18機電制交換機的接線器示意圖

第59頁，課件共81頁，創作于2023年2月

1.空間(S)接線器的結構數字交換網絡的空間(S)接線器由交叉接點和控制存儲器兩部分組成，如圖3-19所示。圖3-19所示為一個輸入/輸出端各有8條HW線的S接線器，其中8?×?8開關矩陣由高速電子開關組成，開關的閉合受8個控制存儲器(CM)的控制。

第60頁，課件共81頁，創作于2023年2月圖3-19空間(S)接線器的結構

第61頁，課件共81頁，創作于2023年2月

2.S接線器的工作方式

S接線器的工作方式也分輸出控制方式和輸入控制方式。每一個控制存儲器(CM)控制同號輸出端的所有交叉接點，叫做輸出控制；每一個控制存儲器(CM)控制同號輸入端的所有交叉接點，叫做輸入控制。表3.1給出了兩種控制方式的比較。

第62頁，課件共81頁，創作于2023年2月表3.1S接線器的工作方式第63頁，課件共81頁，創作于2023年2月圖3-20S接線器的工作方式(a)輸出控制方式；(b)輸入控制方式

第64頁，課件共81頁，創作于2023年2月其交換過程分兩步進行：第一步，CPU根據路由選擇結果，在CM的相應單元內寫入輸入(出)線序號；第二步，在CP控制下，按時隙順序讀出CM相應單元的內容，控制輸入線與輸出線間的交叉接點的閉合。

第65頁，課件共81頁，創作于2023年2月【例3.2】某S接線器的HW線時隙復用度為512，交叉矩陣為32×32，問：①有多少個交叉接點信道？②需要多少個控制存儲器？③每個控制存儲器有多少個單元？④每單元內的字長是幾位？

解：①

有1024個交叉接點信道；②

需要32個控制存儲器；③

每個控制存儲器有512個單元；④

每單元內的字長是5位。

第66頁，課件共81頁，創作于2023年2月針對S接線器的討論有以下幾點說明：

(1)S接線器按空間開關時分方式工作，矩陣中的交叉接點狀態每時隙更換一次，每次接通的時間是一個TS，即3.9us。從這個意義上理解，S接線器雖是一種空分接線器，卻具有“時分”的含義。

(2)S接線器在每一時隙不允許矩陣中一行或一列同時有兩個以上的交叉接點閉合，否則會造成串話。

(3)矩陣中的每8條并行輸入線在任何時刻必須選相同的輸出線，因此可由同一個存儲單元控制。

第67頁，課件共81頁，創作于2023年2月(4)對于一個HW線為一次群的N×N空間接線器，其控制存儲器的容量應為

32?×?N?×?log2N(bit)(其中，N為2的整次冪)例如，某S接線器采用8?×?8矩陣，每條輸入HW線為二次群復用，則S接線器控制存儲器的容量應為128?×?8?×?log28?=?3072bit。

(3.9)第68頁，課件共81頁，創作于2023年2月

3.S接線器的數字電路實現原理

1)交叉接點矩陣的邏輯控制電路

S接線器的交叉接點矩陣由若干電子選擇器芯片組成，如圖3-21所示即為一個8?×?8電子交叉接點矩陣，它由8片8選1電子選擇器芯片構成。

第69頁，課件共81頁，創作于2023年2月圖3-21S接線器的交叉接點矩陣

第70頁，課件共81頁，創作于2023年2月

2)控制存儲器(CM)的數字電路實現原理

S接線器控制存儲器的數字電路由RAM、鎖存器、比較器和與非門組成，如圖3-22所示。

第71頁，課件共81頁，創作于2023年2月圖3-22空間接線器的控制存儲器數字電路

第72頁，課件共81頁，創作于2023年2月3.3多級交換網絡

3.3.1T-S-T交換網絡1.T-S-T交換網絡的結構圖3-23所示為一個4條PCM一次群連接的T-S-T交換網絡。

第73頁，課件共81頁，創作于202