計算機構成原理院（系）：專業(yè):班級：學號:姓名：

大作業(yè)物聯(lián)網(wǎng)工程學院計算機科學與技術綱要計算機硬件系統(tǒng)：到當前為止，計算機仍沿用由馮.諾依曼第一提出的鑒于總線的計算機硬件系統(tǒng)。其基本設計思想為：以二進制形式表示指令和數(shù)據(jù)。程序和數(shù)據(jù)預先寄存在儲存器中，計算機在工作時能夠高速地從儲存器中拿出指令加以履行。由運算器、控制器、儲存器、輸入設施和輸出設施等五大零件構成計算機硬件系統(tǒng)。計算機軟件系統(tǒng)：所謂軟件，就是為了管理、保護計算機以及為達成用戶的某種特定任務而編寫的各樣程序的總和。計算機的工作就是運轉程序，經(jīng)過逐條的從儲存器中拿出程序中的指令并履行指令所規(guī)定的操作而實現(xiàn)某種特定的功能。微型計算機的軟件包括系統(tǒng)軟件和用戶（應用）軟件。重點詞：計算機系統(tǒng)硬件儲存器控制器運算器軟件目錄綱要1第一章整體設計3問題描繪3實驗環(huán)境3軟件介紹3模塊介紹3實驗目的5實驗內容5第二章原理圖5第三章管腳分派5第四章微程序設計81.alu_7418182.romc12第一章整體設計問題描繪從兩個reg_74244中分別拿出兩數(shù)經(jīng)過總線，各自分別抵達兩個寄存器reg_74373，再由兩個寄存器抵達運算器alu_74181，在運算器里經(jīng)過運算得出結果，結果再由總線傳輸進入此外的一個寄存器reg_74373，輸出。實驗環(huán)境軟件介紹ISE的全稱為IntegratedSoftwareEnvironment，即“集成軟件環(huán)境”，是Xilinx企業(yè)的硬件設計工具。它能夠達成FPGA開發(fā)的所有流程，包含設計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調試等，功能特別強盛。ISE除了功能完好，使用方便外，它的設計性能也特別好，拿ISE9.x來說，其設計性能比其余解決方案均勻快30%，它集成的時序收斂流程整合了加強性物理綜合優(yōu)化，供給最正確的時鐘布局、更好的封裝和時序收斂映照，進而獲取更高的設計性能。模塊介紹微程序控制器微程序控制器是一種控制器，同組合邏輯控制器對比較，擁有規(guī)整性、靈巧性、可保護性等一系列長處，因此在計算機設計中漸漸代替了初期采納的組合邏輯控制器，并已被寬泛地應用。在計算機系統(tǒng)中，微程序設計技術是利用軟件方法來設計硬件的一門技術。微程序控制的基本思想，就是模仿往常的解題程序的方法，把操作控制信號編成所謂的“微指令”，寄存到一個只讀儲存器里。當機器運轉時，一條又一條地讀出這些微指令，進而產(chǎn)生全機所需要的各樣操作控制信號，使相應零件履行所規(guī)定的操作。采納微程序控制方式的控制器稱為微程序控制器。所謂微程序控制方式是指微命令不是由組合邏輯電路產(chǎn)生的，而是由微指令譯碼產(chǎn)生。一條機器指令常常分紅幾步履行，將每一步操作所需的若干位命令以代碼形式編寫在一條微指令中，若干條微指令構成一段微程序，對應一條機器指令。在設計CPU時，依據(jù)指令系統(tǒng)的需要，預先編制好各段微程序，且將它們存入一個專用儲存器（稱為控制儲存器）中。微程序控制器由指令寄存器IR、程序計數(shù)器PC、程序狀態(tài)字寄存器PSW、時序系統(tǒng)、控制儲存器CM、微指令寄存器以及微地點形成電路、微地點寄存器等零件構成。履行指令時，從控制儲存器中找到相應的微程序段，逐次拿出微指令，送入微指令寄存器，譯碼后產(chǎn)生所需微命令，控制各步操作達成。算術邏輯單元ALU算術邏輯單元ALU集成了各樣算術運算和邏輯運算零件的功能，包含加、減、乘、除等數(shù)值運算、邏輯運算、移位運算等。把這些功能集成在一個邏輯零件ALU之中，使得ALU擁有算術運算和邏輯運算功能。這類設計方法能夠使得功能比較緊湊，簡化對邏輯運算零件和算術運算零件的使用。同時還可以最大限度的復用某些邏輯零件，進而減少邏輯電路的使用。某些辦理器中，將ALU切分為兩部分，即算術單元（AU）與邏輯單元（LU）。某些辦理器包含一個以上的AU，如，一個用來進行定點操作，另一個進行浮點操作。（個人計算機中，浮點操作有時由被稱為數(shù)字協(xié)辦理器的浮點單元達成）。往常而言，ALU擁有對辦理器控制器、內存及輸入輸出設施的直接讀入讀出權限。輸入輸出是經(jīng)過總線進行的。輸入指令包含一個指令字，有時被稱為機器指令字，此中包含操作碼，單個或多個操作數(shù)，有時還會有格式碼；操作碼指示ALU機要履行什么操作，在此操作中要履行多少個操作數(shù)。比方，兩個操作數(shù)能夠進行比較，也能夠進行加法操作。格式碼可與操作碼聯(lián)合，見告這是一個定點仍是浮點指令；輸出包含寄存在儲存寄存器中的結果及顯示操作能否成功的設置。如操作失敗，則在機器狀態(tài)字中會有相應的狀態(tài)顯示。實驗目的經(jīng)過控制器的微程序設計，綜合理解計算機構成原理課程的核心知識并進一步成立整機系統(tǒng)的觀點。培育綜合實踐及獨立剖析、解決問題的能力。實驗內容整個過程由微程序控制，alu_74181由四位改成八位，而romc則由四位改為11位，它們分別代表：oen1,oen2，w1,w2,w3，gwe1,gwe2,gwe3,oen_n1,oen_n2,oen_n3。當它們分別在同樣時刻有效或無效時，表示一條微指令，則在不一樣時刻有不一樣微指令，而這些微指令則構成了實現(xiàn)程序過程的指令，進而實現(xiàn)程序。第二章原理圖第三章管腳分派###------------Atlysswitchinput----------NET"S[3]"LOC=P12;#Atlyssw4NET"S[2]"LOC=R5;#Atlyssw5NET"S[1]"LOC=T5;#Atlyssw6NET"S[0]"LOC=E4;#Atlyssw7###------------EES261switchinput----------NET"M"LOC="U11";#SW20NET"C_n"LOC="R10";#SW19NET"rst"LOC="U10";#SW18NET"CE"LOC="R8";#SW17#NET"Din1[7]"LOC="M8";#SW16NET"Din1[6]"LOC="U8";#SW15NET"Din1[5]"LOC="U7";#SW14NET"Din1[4]"LOC="N7";#SW13#NET"Din1[3]"LOC="T6";#SW12NET"Din1[2]"LOC="R7";#SW11NET"Din1[1]"LOC="N6";#SW10NET"Din1[0]"LOC="U5";#SW9#NET"Din[7]"LOC="V5";#SW8NET"Din[6]"LOC="P7";#SW7NET"Din[5]"LOC="T7";#SW6NET"Din[4]"LOC="V6";#SW5#NET"Din[3]"LOC="P8";#SW4NET"Din[2]"LOC="V7";#SW3NET"Din[1]"LOC="V8";#SW2NET"Din[0]"LOC="N8";#SW1###----------EES261ledsoutput------------NET"Qout<0>"LOC="U16";#LED1NET"Qout<1>"LOC="U15";#LED2NET"Qout<2>"LOC="U13";#LED3NET"Qout<3>"LOC="M11";#LED4NET"Qout<4>"LOC="R11";#LED5NET"Qout<5>"LOC="T12";#LED6NET"Qout<6>"LOC="N10";#LED7NET"Qout<7>"LOC="M10";#LED8###--------------END----------第四章微程序設計1.alu_74181entityalu_74181_2isPort(A:inSTD_LOGIC_VECTOR(7downto4);B:inSTD_LOGIC_VECTOR(7downto4);S:inSTD_LOGIC_VECTOR(3downto0);M:inSTD_LOGIC;C_n:inSTD_LOGIC;F:outSTD_LOGIC_VECTOR(7downto4);C_n_plus4:outSTD_LOGIC);endalu_74181_2;architectureBehavioralofalu_74181_2issignaldata_o_logic:STD_LOGIC_VECTOR(3downto0);signaldata_o_arith:STD_LOGIC_VECTOR(4downto0);signaldata_sub_tmp:STD_LOGIC_VECTOR(4downto0);signalC_n_arith:STD_LOGIC_VECTOR(4downto0);beginF<=data_o_logicwhenM='1'elsedata_o_arith(3downto0);--carryoutC_n_plus4<=notdata_o_arith(4)whenM='0'else'1';C_n_arith<="0000"&(notC_n);74181logicoperationprocess(A,B,S,M)begincase(S)iswhen"0000"=>data_o_logic<=notA;when"0001"=>data_o_logic<=not(AorB);when"0010"=>data_o_logic<=(notA)andB;when"0011"=>data_o_logic<=(others=>'0');when"0100"=>data_o_logic<=not(AandB);when"0101"=>data_o_logic<=notB;when"0110"=>data_o_logic<=(AxorB);when"0111"=>data_o_logic<=Aand(notB);when"1000"=>data_o_logic<=(notA)orB;when"1001"=>data_o_logic<=(AxnorB);when"1010"=>data_o_logic<=B;when"1011"=>data_o_logic<=AandB;when"1100"=>data_o_logic<="0001";when"1101"=>data_o_logic<=Aor(notB);when"1110"=>data_o_logic<=AorB;when"1111"=>data_o_logic<=A;whenothers=>data_o_logic<=(others=>'0');endcase;endprocess;endBehavioral;2.romcentityromcisPort(s0:inSTD_LOGIC;s1:inSTD_LOGIC;s2:inSTD_LOGIC;s3:inSTD_LOGIC;oen1:outSTD_LOGIC;oen2:outSTD_LOGIC;w1:outSTD_LOGIC;w2:outSTD_LOGIC;w3:outSTD_LOGIC;gwe1:outSTD_LOGIC;gwe2:outSTD_LOGIC;gwe3:outSTD_LOGIC;oen_n1:outSTD_LOGIC;oen_n2:outSTD_LOGIC;oen_n3:outSTD_LOGIC);endromc;architectureBehavioralofromcissignaladdr:std_logic_vector(3downto0);--inputsignalrdata:std_logic_vector(10downto0);--outputbeginaddr<=s3&s2&s1