計算機組成原理存儲器PPT第一頁，共四十七頁，編輯于2023年，星期五

第4章

教學內容§4.1概述§4.2主存儲器一、概述二、半導體存儲芯片結構三、RAM存儲器四、ROM存儲器五、存儲器與CPU的連接六、存儲器的校驗七、提高訪存速度的措施§4.3高速緩沖存儲器§4.4輔助存儲器第二頁，共四十七頁，編輯于2023年，星期五六、存儲器的校驗為了能及時發現并糾正存儲過程中數據的差錯，需要對數據作檢驗和校正，常常將原數據配成校驗碼。1、碼距（1）定義：一種編碼體制中，各組合代碼間不同位的bit數稱為距離，其中最小的距離稱為該編碼的碼距0011000000110010碼距=2碼距=1（2）作用：衡量一種編碼的查錯、糾錯能力。第三頁，共四十七頁，編輯于2023年，星期五（3）查錯與糾錯的原理：1）約定某種規律作為檢測的依據，將有效信息位+校驗位形成校驗碼，再傳輸；譯碼后檢測是否符合約定規律，從而知道傳輸數據有沒有錯誤。2）增大碼距可以提高校驗信息量，為指出出錯位和糾正錯誤位提供了可能。L-1=D+C(D≥C)L—編碼的最小距離D—檢測錯誤的位數C—糾正錯誤的位數2、例子（1）8421碼：無校驗位的編碼01110110碼距=1011究竟是6還是7，無法知道，也不知道有無錯誤，更無法糾錯第四頁，共四十七頁，編輯于2023年，星期五（2）奇偶校驗碼：有1位校驗位的編碼如：8位偶校驗碼為

1011001□，□中為0

1011011□，□中為1若其中D2位由0變1，則校驗位也要變為1，即：1位錯，則有2bit不同，故碼距=2約定：有效信息位+1個校驗位=校驗碼奇校驗：校驗碼中1的個數必須為奇數偶校驗：校驗碼中1的個數必須為偶數通過檢測校驗碼中是否偶數個1來判斷有無傳輸錯誤，而且只能檢測1、3、5等奇數個錯誤，無法具體指出錯誤位置，無法糾錯。常用于主存等不容易出錯的地方作校驗。第五頁，共四十七頁，編輯于2023年，星期五3、循環校驗碼CRC（1）約定規律：校驗碼能被某約定代碼除盡設：有效信息A，約定代碼G，則R余數，A-R為檢驗碼（2）編碼方法：有效信息+余數=校驗碼如：A=1100,G=1110,則模2除法得R=010,所以校驗碼為1100010（7,4碼）;1位有錯則余數也應該變，故碼距=4，能檢測2位錯，赳1位。第六頁，共四十七頁，編輯于2023年，星期五無余數，傳輸正確；有余數，傳輸出錯。（3）譯碼查錯方法：校驗碼約定碼有錯時，不同余數值對應不同出錯位數，見P146表4.6（4）赳錯方法：將錯誤位取反，得正確得校驗碼更換檢測碼不會改變不同余數值對應不同出錯位數的規律。利用“循環特性”可以將任何位的錯誤循環到N1位，故只在N1位設糾錯電路—異或門，可節省硬件。生成多項式第七頁，共四十七頁，編輯于2023年，星期五（5）生成多項式的條件：任一位出錯，則余數不為零不同出錯位對應不同的余數余數添0繼續作模2除，余數循環4、海明碼HanmingCode（1）約定編碼規律：海明碼是具有一位糾錯能力的編碼，海明碼的組成有下列三要素。①海明碼的組成需要增添檢測位k的計算：2k≥n+k+1n有效信息位數，n-k的規律見P100表4.2第八頁，共四十七頁，編輯于2023年，星期五②檢測位的位置i安排：2i(i=0、1、2、3……)③檢測位的取值原則：檢測位的取值與該位Ci所在的檢測“小組”gi中承擔的奇偶校驗任務有關。C1檢測的g1小組包含第1，3，5，7，9，11…C2檢測的g2小組包含第2，3，6，7，10，11…C4檢測的g3小組包含第4，5，6，7，12，13…C8檢測的g4小組包含第8，9，10，11，12，13，14，15…gi小組獨占第2i－1位gi和gj小組共同占第2i－1+2j－1位gi、gj和gl小組共同占第2i－1+2j－1+2l－1位第九頁，共四十七頁，編輯于2023年，星期五例:求0101按“偶校驗”配置的海明碼解：∵n=4根據2k

≥n+k+1得k=3海明碼排序如下:序號1234567名稱C1

C2b4C4b3b2b1配置0

100101結論：0101的配偶海明碼為：010010110011010101的配奇海明碼為：？第十頁，共四十七頁，編輯于2023年，星期五（2）譯碼糾錯過程：形成新的檢測位Pi,(i=1，2，4，8……),其檢測算法與Ci對應。對于按“偶校驗”配置的海明碼，正確傳輸后Pi=0，對于按“奇校驗”配置的海明碼，正確傳輸后Pi=1；否則Pi的組合數值（高位到低位排列）將指明出錯位數；若是有效位出錯，則取反該位即可，若檢測位出錯，一般不予糾正。如果編碼時k=3，則新檢測位為P4P2P1，且：第十一頁，共四十七頁，編輯于2023年，星期五例：已知接收到的海明碼為0100111，（按配偶原則配置）試問要求傳送的信息是什么?解：先判斷是否傳輸有錯，糾錯過程如下：P4P2P1=110B=6，第6位出錯，可糾正為0100101，故要求傳送的信息為0101。k=3，則新檢測位為P4P2P1，且：“配奇”原則編碼見P102例題4.5第十二頁，共四十七頁，編輯于2023年，星期五七、提高訪存速度的措施采用層次結構——緩存、主存、輔存尋找高速元件——*自學SDRAM\RDRAM\CDRAM調整主存結構——單體多字、多體并行、設置存控1、單體多字系統

指令和數據在主存內連續存放。存儲器內僅一套地址寄存器和地址譯碼器，但可以在一個存取周期內從同一地址取出n條指令或數據，再同時或分時由DB送CPU。相當于1/n周期就向CPU提供了一條指令，增大了存儲器帶寬。W位M0M1Mn-1地址譯碼器MARMDRW位……W位…….第十三頁，共四十七頁，編輯于2023年，星期五2、多體并行系統

多體模塊組成存儲器。每模塊有相同的容量、存取速度和獨立的MAR、MDR、譯碼器、驅動電路、讀寫電路。高位交叉編址多體存儲器，程序按體內地址連續依體存放，利于存儲器擴充。

順序存儲第十四頁，共四十七頁，編輯于2023年，星期五

低位交叉編址的多體存儲器（下圖），程序連續存放在相鄰體中，交叉存儲。利于取連續執行指令模4交叉存儲第十五頁，共四十七頁，編輯于2023年，星期五多體并行存儲器并行工作方式：Ⅰ—并行方式：N體同時啟動，并行工作，分時傳送Ⅱ—流水線方式：N體分時啟動、分時工作，分時傳送不改變存取周期的前提下，增大了存儲器帶寬(Page106例4.6）第十六頁，共四十七頁，編輯于2023年，星期五3、設置存控

存儲器控制部件可以合理安排I/O、輔存、CPU等對主存的訪問順序，控制讀寫操作，提高效率。排隊器控制線路節拍發生器存控標志發生器…QCMCP1易失代碼請求2嚴重影響CPU工作的請求3寫數請求4讀數請求…第十七頁，共四十七頁，編輯于2023年，星期五

第4章

教學內容§4.1概述§4.2主存儲器§4.3高速緩沖存儲器

一、基本結構與工作原理二、地址映像和變換三、替換策略§4.4輔助存儲器第十八頁，共四十七頁，編輯于2023年，星期五§4.3高速緩沖存儲器一、基本結構與工作原理1、設置Cache的目的：（1）開辟CPU信息“小倉庫”，避免與I/O爭搶訪存（2）提供高速信息平臺，解決CPU-主存速度不匹配

一直以來，CPU和主存儲器的速度總是有差距。CPU的發展一直以速度為主，以提高速度為核心；主存的發展一直以容量為主，以提高容量為核心；如何解決這之間的矛盾？這不是一個技術問題，而是一個經濟問題。從技術上說，能制造出多高速度的CPU，就能制造出同樣速度的存儲器，只不過是我們是否愿意付出如此高的價格。有沒有更好的辦法？能否用廉價的高容量存儲器實現相對的高速度呢？第十九頁，共四十七頁，編輯于2023年，星期五2、設置Cache的理論依據—程序局部性原理程序在一定的時間段內通常只訪問較小的地址空間地址空間訪問概率兩種局部性第二十頁，共四十七頁，編輯于2023年，星期五地址之間的映射關系：如何從主存地址得到Cache地址？主存內容是否已經在Cache中？Cache內容裝入策略如何提高Cache的命中率？如何實現主存地址—Cache地址的地址映射判斷？要解決的主要問題第二十一頁，共四十七頁，編輯于2023年，星期五3、設置主存-緩存的編址方式：都按塊存儲,塊的大小相同,塊長都為b,塊的個數不同主存緩存第二十二頁，共四十七頁，編輯于2023年，星期五——Miss，CPU發出訪存操作請求后，要訪問的內容不在緩存中。4、術語和計算公式塊數塊長命中未命中命中率——主存共有M塊，緩存共有C塊，M>>C——一個存取周期內從主存調出的信息長度一般每塊可取4至8個字——Hit，CPU發出訪存操作請求后，要訪問的內容已經在緩存中。——CPU欲訪問的信息在Cache中的比率。與Cache的容量、與塊長有關標記——Cache塊前，表示當前塊與主存塊對應關系的記號。第二十三頁，共四十七頁，編輯于2023年，星期五訪問主存總次數命中率訪問Cache總命中次數平均訪問時間訪問效率命中時Cache訪問時間未命中時主存訪問時間第二十四頁，共四十七頁，編輯于2023年，星期五例題：CPU訪問Cache命中2000次，訪問主存50次，Cache存取周期50ns，主存存取周期200ns。求：Cache-M.M系統的命中率、平均訪問時間、效率及使用緩存后存儲系統性能提高倍數。第二十五頁，共四十七頁，編輯于2023年，星期五5、Cache工作過程示意框圖第二十六頁，共四十七頁，編輯于2023年，星期五6、Cache讀操作第二十七頁，共四十七頁，編輯于2023年，星期五7、Cache寫操作寫數據必須考慮Cache與主存保持內容一致性的問題（1）寫直達法：（存直達法）

把數據同時寫入Cache和主存簡單，正確率高，增加訪存次數，存取速度慢（2）寫回法：（拷回法）把數據寫入Cache并標志為“濁”，在該塊被替換前才寫回主存。存取速度快，讀Cache失效時要先將替換塊寫回主存，操作復雜。（3）失效法：把數據只寫入主存，并標志Cache中相應塊為“0”，使之失效。存取速度慢，操作簡單，適宜多Cache系統。第二十八頁，共四十七頁，編輯于2023年，星期五單一緩存和二級緩存片載Cache——強調速度片外Cache——強調容量(2)統一緩存和分立緩存將指令Cache與數據Cache分開，主要考慮因素：主存結構是否同一、指令執行是否指令預取和指令流水控制方式。8、Cache的改進第二十九頁，共四十七頁，編輯于2023年，星期五二、地址映像和地址變換地址映像：存放在主存中的程序按照某種規則復制到緩存中地址字段分配：

Cache和主存都按塊存儲、以塊交換，每塊內的字數相同B=2b，Cache塊數C=2c，主存塊數M=2m字塊標志字塊內地址C塊c位b位B個字字塊標志字塊內地址M塊m位b位B個字緩存地址主存地址第三十頁，共四十七頁，編輯于2023年，星期五1、直接映像：主存地址分2部分:區號、塊內地址Cache地址分2部分：

區號、塊內地址主存分成若干區，每區塊數與Cache中塊數相同；區內分塊，每塊大小與Cache塊大小相等。每個主存塊只能映像到Cache中唯一指定的塊中，即相同塊號的位置；但每個緩存塊可以對應多個不同區的相同位置的主存塊1區2區第三十一頁，共四十七頁，編輯于2023年，星期五比較：只需要比較區號(t=m-c)就可以判斷主存內容是否在緩存中主存區號字塊內地址c位b位Cache字塊數t位m位緩存區號字塊內地址b位t位t位比較器數據有效時，命中未命中，替換主存緩存第三十二頁，共四十七頁，編輯于2023年，星期五直接映射Cache:硬件實現①塊內地址譯碼②發緩存區號②發主存區號③比較得出“在”信號④數據有效，得出“命中”緩存有效標志位⑤向CPU輸出有效數據CPU發出的主存地址第三十三頁，共四十七頁，編輯于2023年，星期五地址變換簡單，判斷主存-緩存區號即可判斷“在”否替換簡便，同區號內容直接替換即可實現數據替換可以由組成主存地址中直接提取出Cache地址無替換算法問題命中后速度很快塊沖突率高，尤其在CPU訪問不同區同一位置的主存塊時，造成命中率低按區替換，若緩存塊數大于主存區內塊數，則無法充分利用緩存的剩余空間適宜容量大，速度高的Cache特點：第三十四頁，共四十七頁，編輯于2023年，星期五2、全相聯映射：主存地址分2部分:區號、塊內地址Cache地址分2部分：區號、塊內地址主存分成若干區，區內分塊，主存塊大小與Cache塊大小相等每個主存塊可以映像到Cache中任何緩存塊的位置；每個緩存塊可以對應任何主存塊。第三十五頁，共四十七頁，編輯于2023年，星期五比較：需全比較區號和塊內地址才能判斷主存內容是否在緩存中主存區號字塊內地址c位b位主存字塊數t位m位m位比較器數據有效時，命中未命中，替換主存緩存緩存區號字塊內地址c位b位Cache字塊數t位m位第三十六頁，共四十七頁，編輯于2023年，星期五全相連映射硬件實現①全地址譯碼②各緩存硬件比較得出“在”信號③數據有效，得出“命中”④向CPU輸出有效數據CPU發出的主存地址緩存第三十七頁，共四十七頁，編輯于2023年，星期五判斷復雜，需要完整判斷主存-緩存的區號和塊內地址，只有全部相同，才可以判斷數據在緩存內比較電路硬件開銷大替換復雜，計算出替換區號塊號后才實現數據替換，并修改Cache內地址標志允許主存塊映像到任意緩存塊，無法由主存地址中直接提取出Cache地址塊命中率高。無需按區映像，若緩存塊數大于主存區內塊數，能充分利用緩存的剩余空間適宜容量小，速度低的Cache特點：第三十八頁，共四十七頁，編輯于2023年，星期五3、組相聯映射：主存地址分3部分:區號、組號、塊內地址Cache地址分2部分：區號、組號、塊內地址主存分區，區內分組，組內分塊，塊大小相等每個主存塊可以按組映像到Cache中相應緩存組的任何位置；每個緩存塊可以對應同組主存的任意數據塊。第三十九頁，共四十七頁，編輯于2023年，星期五主存區號字塊內地址q=c-r位b位主存塊組數s=t+r位m位主存緩存區號字塊內地址q=c-r位b位緩存塊組數s=t+r位m位緩存比較：需全比較區號和組地址才能判斷主存內容是否在緩存中m位比較器數據有效時，命中未命中，替換第四十頁，共四十七頁，編輯于2023年，星期五四路組相連Cache實現第四十一頁，共四十七頁，編輯于2023年，星期五組間直接映像，組內全相聯映像判斷復雜，需要完整判斷主存-緩存的區號和組地址，只有全部相同，才可以判斷數據在緩存內組內才需要大量比較電路，硬件開銷小替換快，計算出替換區號組號后可以實現數據替換2r反映每組內塊數，稱為2r路組相聯;當2r=0,為全相聯映像;2r=c為直接映像。塊命中率高，能充分利用緩存剩余空間，被廣泛采用適宜容量小，速度高的Cache特點：第四十二頁，共四十七頁，編輯于2023年，星期五例題：主存容量512K×16位，Cache容量4096×16位，塊長為4個16位的字，按字地址訪存。Cache地址有多少位，可容納多少塊？主存地址多少位，可容納多少塊？在直接映射方式下，設計主存地址格式在全相聯映射方式下，設計主存地址格式在二路組相聯映射方式下，設計主存地址格式解：第四十三頁，共四十七頁，編輯于2023年，星期五主存區號字塊內地址C=10b=2Cache字塊數t=7主存主存區號字塊內地址b=2主存字塊數m=17

主存主存區號字塊內地址q=9b=2主存塊組數s=8主存第四十四頁，共四十七頁，編輯于2023年，星期五三、替換策略1.先進先出算法（FIFO，firstinfirstont）將最早調入Cache的字塊替換出去容易實