組合邏輯電路和可編程器件數(shù)電第2次討論課提綱1、組合邏輯電路的輸出取決于（

）。

A當時的輸入信號

B原來的輸出信號

C當時的輸入信號和原來的輸出信號一、組合邏輯電路2、組合邏輯電路

（

）。A有記憶功能

B無記憶功能

C有時有記憶功能,有時沒有

D有無記憶功能要根據(jù)電路確定3、引起組合邏輯電路中竟爭與冒險的原因是(

)。A邏輯關系錯

B干擾信號

C電路延時

D電源不穩(wěn)定4、什么是數(shù)值比較器？以設計1位數(shù)值比較器為例，說明數(shù)值比較器的輸入輸出信號和邏輯功能。數(shù)值比較器：對兩個1位數(shù)字進行比較（A、B），以判斷其大小的邏輯電路。比較結果有A>B,A<B,A=B三種情況。

一位數(shù)值比較器：輸入信號：一位二進制數(shù)A、B輸出信號：FA>B=1表示A>B

FA<B=1表示A<B

FA=B=1表示A=B

5、電路如下圖所示，74×85為四位數(shù)碼比較器，試說明電路輸出F1，F(xiàn)2，F(xiàn)3的功能。5、電路如下圖所示，74×85為四位數(shù)碼比較器，試說明電路輸出F1，F(xiàn)2，F(xiàn)3的功能。6、LUT實現(xiàn)的邏輯函數(shù)如圖所示。試寫出圖示函數(shù)的最簡或非-或非表達式。并畫出用八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實現(xiàn)該函數(shù)的邏輯圖。6、LUT實現(xiàn)的邏輯函數(shù)如圖所示。試寫出圖示函數(shù)的最簡或非-或非表達式。并畫出用八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實現(xiàn)該函數(shù)的邏輯圖。6、LUT實現(xiàn)的邏輯函數(shù)如圖所示。試寫出圖示函數(shù)的最簡或非-或非表達式。并畫出用八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實現(xiàn)該函數(shù)的邏輯圖。6、LUT實現(xiàn)的邏輯函數(shù)如圖所示。試寫出圖示函數(shù)的最簡或非-或非表達式。并畫出用八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實現(xiàn)該函數(shù)的邏輯圖。7、什么是算術運算電路？基本的算術運算電路是什么電路？下圖分別是什么邏輯符號？分別說明其輸入輸出信號和邏輯功能。半加器：輸入信號：兩個加數(shù)

輸出信號：和數(shù)、進位數(shù)

邏輯功能：實現(xiàn)只考慮加數(shù)本身而不考慮低位進位的加法運算

全加器：輸入信號：被加數(shù)、加數(shù)、低位進位數(shù)

輸出信號：本位和數(shù)、向高位的進位數(shù)

邏輯功能：實現(xiàn)進行被加數(shù)、加數(shù)和來自低位的進位信號相加，并根據(jù)求和結果給出該位的進位信號的加法運算。7、什么是算術運算電路？基本的算術運算電路是什么電路？下圖分別是什么邏輯符號？分別說明其輸入輸出信號和邏輯功能。8、列出全加器的真值表，說明其邏輯功能。畫出用半加器、八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實現(xiàn)的邏輯圖。

8、列出全加器的真值表，說明其邏輯功能。畫出用半加器、八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實現(xiàn)的邏輯圖。

8、列出全加器的真值表，說明其邏輯功能。畫出用半加器、八選一數(shù)據(jù)選擇器74HC151和譯碼器74HC138實現(xiàn)的邏輯圖。

9、多位加法器是怎么構成的？說明74HC283加法器的輸入輸出信號和邏輯功能。畫出用74283構成的將8421BCD碼轉換為余3碼的碼制轉換電路。

B1

B0

B3

B2

A1

A0

A3

A2

S3

74283

S2

S1

S0

C–1

CO

9、多位加法器是怎么構成的？說明74HC283加法器的輸入輸出信號和邏輯功能。畫出用74283構成的將8421BCD碼轉換為余3碼的碼制轉換電路。

10、A、B均為4位二進制數(shù)，試用一片4位加法器74HC283實現(xiàn)Y=4A+B。（提示：二進制數(shù)每乘一次2，向左移一位，即2×A3A2A1A0=A3A2A1A00）11、用一片雙四選一74LS153設計報警控制電路：

有報警信號（高電平）時，按A、B、C的優(yōu)先級處理當?shù)?路（C）有報警信號時，控制數(shù)碼管顯示1；當?shù)?路（B）有報警信號時，控制數(shù)碼管顯示2；當?shù)?路（A）有報警信號時，控制數(shù)碼管顯示3；無報警信號時，控制數(shù)碼管顯示0。11、用一片雙四選一74LS153設計報警控制電路：

二、可編程器件1、可編程器件CPLD和FPGA實現(xiàn)邏輯函數(shù)的原理是相同的嗎？為什么？2、FPGA全稱是什么？是一種什么器件？不相同

構成FPGA基本單元的邏輯塊主要是查找表LUT，而CPLD中的邏輯塊是以與-或陣列為基礎的。現(xiàn)場可編程門陣列，是半定制可編程器件。3、隨著EDA技術的不斷完善與成熟，(

)設計方法更多的被應用于VerilogHDL設計當中。

A.自頂向下 B.電路圖 C.自底向上 D.以上均可4、基于EDA技術的現(xiàn)代電子系統(tǒng)設計流程為：原理圖/HDL文本輸入→功能仿真→(

邏輯綜合

)→布局布線→(

時序仿真)→編程下載→硬件測試。5、下列VerilogHDL程序所描述電路是什么門電路？試用邏輯符號和真值表描述它的邏輯功能。

moduleTRI(EN,IN,OUT);inputIN,EN;outputOUT;assignOUT=EN?IN:1’bZ;endmodule三態(tài)門6、下列VerilogHDL程序所描述的是一個什么邏輯電路？試用邏輯符號和真值表描述它的邏輯功能。moduleDataflow(A,En,Y);

input[2:0]A;

input

En;

output[7:0]Y;

assign

Y[0]=~(En&~A[2]&~A[1]&~A[0]);

assign

Y[1]=~(En&~A[2]&~A[1]&

A[0]);

assign

Y[2]=~(En&~A[2]&

A[1]&~A[0]);

assign

Y[3]=~(En&~A[2]&

A[1]&

A[0]);

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Y[4]=~(En&

A[2]&~A[1]&~A[0]);

assign

Y[5]=~(En&

A[2]&~A[1]&

A[0]);

assign

Y[6]=~(En&

A[2]&

A[1]&~A[0]);

assign

Y[7]=~(En&

A[2]&

A[1]&

A[0]);endmodule3-8線譯碼器7、下面是對兩個8位無符號二進制數(shù)的大小進行比較的程序，該程序正確嗎？modulecomparator(AGTB,AEQB,