1數字電子鐘設計目的2設計任務和要求3設計方案的選擇與論證4電路設計計算與分析5元器件明細表數字電子鐘課程設計（1）掌握數字鐘的設計（2）熟悉集成電路的使用方法

1數字電子鐘設計目的（1）顯示時、分、秒。（2）可以24小時制或12小時制。（3）具有校時功能，分別對小時和分鐘單獨校時，對分鐘校時的時候，最大分鐘不向小時進位。校時時鐘源可以手動輸入或借用電路中的時鐘。（4）具有鬧鐘功能，蜂鳴器持續響一分鐘。（5）為了保證計時準確、穩定，由晶體振蕩器提供標準時間的基準信號。2設計任務和要求（1）數字電子鐘由信號發生器、“時、分、秒”計數器及顯示器、校時電路、鬧鐘電路等組成。（2）秒信號產生器是整個系統的時基信號，它直接決定計時系統的精度，一般用石英晶體振蕩器加分頻器來實現。將標準秒脈沖信號送入“秒計數器”，該計數器采用60進制計數器，每累計60秒發出一個“分脈沖”信號，該信號將作為“分計數器”的時鐘脈沖。（3）“分計數器”也采用60進制計數器，每累計60分，發出一個“時脈沖”信號，該信號將被送到“時計數器”。3設計方案的選擇與論證（4）“時計數器”采用24進制計數器，可以實現一天24h的累計。（5）“時、分、秒”計數器的輸出狀態通過六位LED數碼管顯示出來。（6）鬧鐘電路是用比較器將所定的時間和時鐘的時間進行比較當兩時間相等時輸出高電平，然后驅動蜂鳴器發出聲音。（7）校時電路是來對“時、分、秒”顯示數字進行校對調整。3設計方案的選擇與論證3設計方案的選擇與論證圖3.1數字電子鐘系統框圖數字電子鐘系統框圖如下:3.1)時間脈沖產生電路3設計方案的選擇與論證振蕩器是數字鐘的核心。振蕩器的穩定度及頻率的精確度決定了數字鐘計時的準確程度。

由集成邏輯門與RC組成的時鐘源振蕩器或由集成電路定時器555與RC組成的多諧振蕩器作為時間標準信號源。

石英晶體振蕩器的特點是振蕩頻率準確、電路結構簡單、頻率易調整。通常選用石英晶體構成振蕩器電路。3.1)時間脈沖產生電路3設計方案的選擇與論證

一般采用石英晶體振蕩器經過分頻得到這一時間脈沖信號。1）采用多級2進制計數器來實現。將32767Ｈz的振蕩信號分頻為１ＨZ的分頻倍數為32767，即實現該分頻功能的計數器相當于１5級2進制計數器。2）采用CD4040等來構成分頻電路。CD4040在數字集成電路中可實現的分頻次數達到12次，為12級2進制計數器，可以將32768HZ的信號分頻為8HZ。由兩片就可以將脈沖分為1HZ的秒信號了。本設計為了得到穩定的脈沖選用了石英晶體振蕩器，為了簡化電路分頻選用了CD4040。3.2)數碼顯示電路3設計方案的選擇與論證數碼顯示電路是將數字鐘和計時狀態直觀清晰地反映出來，被人們的視覺器官所接受。顯示器件選用LED七段數碼管，顯示出清晰、直觀的數字符號。abfcgdeDPY[LEDgn]1234567abcdefg3.3)時、分、秒計數器3設計方案的論證

根據60秒為1分、60分為1小時、24小時為1天的計數周期，分別組成兩個六十進制（秒、分）、一個二十四進制（時）的計數器。將這些計數器適當地連接，就構成秒、分、時的計數，實現計時功能。

本設計采用4位二進制同步計數器74LS160，同步置數端Load,當置數端有效時,計數器立即將預置好的數傳送到輸出端，計數使端ENp=ENt=1,計數器計數。1、秒計數電路由兩位計數芯片構成,個位10進制計數,十位6進制計數，當個位計數器計到1010(十進制10)時,計數器立即清零。將個位進位輸出接至十位使能端ENp和ENt，當個位計數器計到1001（十進制9）時，產生一個進位信號，使十位計數器累加3.3)時、分、秒計數器3設計方案的選擇與論證2、分計數電路也可以由兩位計數芯片構成。具體的做法同秒鐘相同，只是將十位的進位信號接至時計數電路的使端。3、時計數電路是由兩個74LS160構成的24進制計數器。將個位的QA、QB和十位QB通過一個與非門接至置數端LOAD,這樣當計數到00100011（十進制23）后，下一個CP到來時，十位和個位同時置數。3.4)校時電路3設計方案的選擇與論證

實際的數字鐘表電路由于秒信號的精確性不可能做到完全（絕對）準確無誤，數字鐘總會產生走時誤差的現象。因此，電路中就應該有校準時間功能的電路。

本設計校時電路是將各個位上的使能端引出接一個單刀雙擲開關，一端（1端）接低位的進位信號，另一端（2端）接校時電路。校正某位上的時間時，可以將相應位的開關接到2端，通過撥動校時電路就能實現校時功能。3.5)上、下午顯示電路3設計方案的選擇與論證

一般時鐘都應具備上、下午顯示區分電路功能，即用指示燈的亮滅來區分上午下午，以示提醒。

根據要求，電路應在整點十二時到十七時為下午，即指示燈亮的時間，此外其他時間都處于熄滅狀態。3.5)上、下午顯示電路3設計方案的選擇與論證

一般時鐘都應具備鬧鐘電路功能，即在設定的時間內響鈴，以示提醒。其作用方式是利用蜂鳴器實現響鈴。根據要求，此鬧鐘設計只對時和分，無法對秒進行設計，電路應在走到設定的時間時響鈴，持續一分鐘。3設計方案的選擇與論證

3.5)上、下午顯示電路取小時的十位上160芯片上的端口QA=D,小時的個位上的芯片160的端口QA=AQB=B,QC=C,列出真值表如下：Y=(A'C+A'B)D3.5)鬧鐘電路3設計方案的選擇與論證

鬧鐘電路是利用四個數值比較器74LS85和十六個單刀雙置開關組成，利用十六個單刀雙置開關來設置鬧鈴時間，將輸入的鬧鈴時間信號通過四個數值比較器與時鐘行走的時間進行比較，將四個數值比較器的輸出端通過四個端口的與門接到蜂鳴器上。當十六個開關設定的單刀雙置開關設置的時間與時鐘行走的時間相同時，四個數值比較器的輸出相與為高電平，進而驅動蜂鳴器發出聲響，以達到鬧鈴效果。否則，就無法驅動蜂鳴器發出聲響。以此設計實現鬧鈴效果。3設計方案的選擇與論證3.5)鬧鐘電路4.1)秒信號電路單元設計4電路設計計算與分析圖4.1秒信號電路圖（1）晶體振蕩器電路晶體振蕩器是構成數字式時鐘的核心，它保證了時鐘的走時準確及穩定。4.1)秒信號電路單元設計4電路設計計算與分析晶體振蕩器的作用是產生時間標準信號。數字鐘的精度，主要取決于時間標準信號的頻率及其穩定度。因此，一般采用石英晶體振蕩器經過分頻得到這一信號。也可采用由門電路或555定時器構成的多諧振蕩器作為時間標準信號源振蕩器是數字鐘的心臟，它是產生時間標準“秒”信號的電路。為了制作簡便，在精度要求不高的條件下，本系統中的振蕩電路選用555定時器構成的多諧振蕩器，多諧振蕩器的振蕩頻率可由公式估算。

4.2)時、分、秒計數器4電路設計計算與分析

數字鐘的計數電路用兩個六十進制計數電路和24進制計數電路實現的。

數字鐘的計數電路的設計可以用反饋置數法。當計數器正常計數時，反饋門不起作用，只有當進位脈沖到來時，反饋信號將計數電路置數，實現相應模的循環計數。

60進制，當計數器從00，01，02，……，59計數時，反饋門不起作用，當第60個秒脈沖到來時，反饋信號隨即將計數電路置數，實現模為60的循環計數。4.2)時、分、秒計數器4電路設計計算與分析

本實驗采取了74LS160用兩塊芯片進行級聯來產生60進制和24進制。秒、分計數器為60進制計數器，小時計數器為24進制計數器。實現這兩種模數的計數器采用中規模集成計數器74LS160構成。

74LS160是4位二進制同步加法計數器，除了有二進制加法計數功能外，還具有異步清零、同步并行置數、保持等功能。CR是異步清零端，LD是預置數控制端，D0，D1，D2，D3是預置數據輸人端，P和T是計數使能端，C是進位輸出端，它的設置為多片集成計數器的級聯提供了方便。4.2)時、分、秒計數器4電路設計計算與分析

當CR＝LD＝P＝T＝1時，74LS160處于計數狀態，電路從0000狀態開始，連續輸入10個計數脈沖后，電路將從1001狀態返回到0000狀態。

當計數觸發器為1001時，進位輸出為1，否則為零。4.2)時、分、秒計數器4電路設計計算與分析（1）六十進制計數器圖4.2六十進制計數功能電路圖4.2)時、分、秒計數器4電路設計計算與分析秒計數電路是由兩位計數芯片74LS160構成的六十進制計數器。

1）秒個位是10進制計數器,無需進制轉換，只需將進位輸出C接至十位的使能端ENp和Ent。

2）秒十位計數單元為6進制計數器，需要進制轉換，10進制計數器轉換為6進制計數器的電路連接，需要將QA和QC通過一個與非門接至置數端LOAD。

3）個位計數器計到1010(十進制10)時由于74LS160是十進制計數器，所以自動清零。當個位計數器計到1001（十進制9）時，會產生一個進位信號，使十位計數器累加，從而構成60進制計數器。4.2)時、分、秒計數器4電路設計計算與分析

4）函數發生器產生的脈沖輸入至芯片74LS160，即從00開始計時，到59后，若再來脈沖則整體置數，變為00，重新開始計時。

分計數電路與秒鐘相同，只是將十位的進位信號接至時計數電路的CP端。4.2)時、分、秒計數器4電路設計計算與分析（2）二十四進制計數器圖4.3二十四進制計數功能電路圖4.2)時、分、秒計數器4電路設計計算與分析時計數器和分計數器大同小異，時計數電路由兩位計數芯片74LS160構成的二十四進制計數器，將一片74LS160設計成4進制加法計數器，另一片設置2進制加法計數器。

個位計數狀態為QDQCQBQA=0011，十位計數狀態為QDQCQBQA=0010時，要求計數器歸零。4.2)時、分、秒計數器4電路設計計算與分析

將個位QA、QB和十位QB通過一個與非門接至個位、十位計數器的置數端LOAD，平時通過與非門輸出地信號為高電平，當計數到00100011（十進制23）后，下一個CP，輸出地信號為低電平，十位和個位同時清零，從而構成24進制計數器。

函數發生器產生的脈沖輸入至芯片74LS160，即從00開始計時，到23后，若再來脈沖則整體置數，變為00，重新開始計時。4.2)時、分、秒計數器4電路設計計算與分析（3）秒、分、時之間的進位電路圖4.4秒、分、時之間的進位電路4.2)時、分、秒計數器4電路設計計算與分析

秒、分、時之間的進位電路電路實現了秒位向分位，分位向時位之間的進位輸入，將秒、分、時之間有效的聯系起來。

當秒計數為60時需要向分個位進位輸出，芯片74LS160為下降沿有效，當秒十位QA、QC通過一個與非門接至分個位的進位輸入端，當秒十位變為0101時，通過與非門的信號由1變為了0，給分個位一個進位輸入，同時秒十位也置0。

同樣，當分計數器為60時分十位QC、QA通過一個與非門接至時個位的進位輸入端，當分十位變為0101時，通過與非門的信號由1變為了0，給分個位一個進位輸入，同時分十位也置0。4.3)顯示電路4電路設計計算與分析

計數器實現了對時間的累計以8421BCD碼形式輸出，顯示譯碼電路將計數器的輸出數碼轉換為數碼顯示器件所需要的輸出邏輯和一定的電流，從而變成相應的數字。

74LS138是BCD-7段譯碼器/驅動器，輸出高電平有效，用于驅動LED七段共陰極顯示數碼管。

將“秒”、“分”、“時”計數器的每位輸出經過譯碼電路后再分別接到相應七段譯碼器的輸入端，便可進行不同數字的顯示。4.4)校時電路4電路設計計算與分析

校時電路是數字鐘不可缺少的部分，當數字鐘與實際時間不符時，需要根據標準時間進行校時。

J4是時校正開關。不校正時，J4開關是連接上面的，即連接正常計數。當校正時位時，首先截斷正常的計數通路，然后再進行人工出觸發計數加到需要校正的計數單元的輸入端，校正好后，再轉入正常計時狀態即可。4.4)校時電路4電路設計計算與分析

根據要求，數字鐘應具有分校正和時校正功能，因此，校“時”時，斷開“秒”和“分”的進位脈沖輸入，校正“分”和校正“時”類似。并采用正常計時信號與校正信號可以隨時切換的電路接入其中。

需要把J4開關撥至下面，即接通校時電路，然后用手撥動J4開關，來回撥動一次，就能使時位增加1，根據需要去撥動開關的次數，校正完畢后把J1開關撥至上面，即正常計數。

上圖利用RS觸發器消除機械開關振動的影響。4.4)校時電路4電路設計計算與分析圖4.6校時電路4.5)鬧鐘電路4電路設計計算與分析

一般時鐘都應具備鬧鐘電路功能，即在設定的時間內響鈴，以示提醒。其作用方式是利用蜂鳴器實現響鈴。根據要求，此鬧鐘設計只對時和分，無法對秒進行設計，電路應在走到設定的時間時響鈴，持續一分鐘。4.5)鬧鐘電路4電路設計計算與分析

鬧鐘電路是利用四個數值比較器74LS85和十六個單刀雙置開關組成，利用十六個單刀雙置開關來設置鬧鈴時間，將輸入的鬧鈴時間信號通過四個數值比較器與時鐘行走的時間進行比較，將四個數值比較器的輸出端通過四個端口的與門接到蜂鳴器上。當十六個開關設定的單刀雙置開關設置的時間與時鐘行走的時間相同時，四個數值比較器的輸出相與為高電平，進而驅動蜂鳴器發出聲響，以達到鬧鈴效果。否則，就無法驅動蜂鳴器發出聲響。以此設計實現鬧鈴效果。4電路設計計算與分析4.5)鬧鐘電路5電子鐘總圖設計5元器件明細表蜂鳴器

1個計數器74LS1606個與非門74LS08D

1個與非門74LS201個電阻1KΩ