差分時鐘拓撲分析PegasusYU一、 仿真條件采用差分時鐘緩沖驅動器SY100EP14作為驅動器和接收器。將IBIS模型轉為Cadence仿真的DML模型，進行差分信號完整性的仿真(LVPEC)。模型采用3.3V供電的模型。仿真75MHz差分時鐘信號，環境為Typicalo二、 仿真過程a)PMC推薦拓撲PWE1jHEFI<^_FE^LiiiB__―IHDKiPLFKLMl(1.1F>■i^-yPWE1jHEFI<^_FE^LiiiB__―IHDKiPLFKLMl(1.1F>■i^-yDESIGNRECECVER]3DES[GHRECEIVERL4DESIGNRECECVER]3DES[GHRECEIVERL4cbfFfiaEDTOiix.￡:EHjrg.li-ugH疽Mi臥tHiEli[■f] 5lDriu￡￡l￡!CL>tL5:I&IUEB.1DES3G-H.R￡C￡[1￡TiL：320 0OiaSE 7jp FNW Fi]：LTHS1? 2533.網737.4T3IiIECCS.ISIVEEL2OESiGH.EECZEITEX.142■] a.aia^E丁邛 e典玖鴕H tTAlEECCJl.IfUVEDL1DEWKH.EECZCTD..L^.DESICr Ld_dLff21] a.|]1>]?E T戲 FAILFill-432.54-3 網W5.6T-397.b)USI推薦拓撲r；；SigHplcrerSIG原；＞iffclk_￥ST.teipI.0Prwje-rt;nf/rwhWrBrS.? 13間區|Eili口“ 的＜1典itttlpCflioPhlELRECE1VLE■nauiE商林＜i,JPEFJLJi'.fta^r-Sdr：-：FlHD1056a.mn我DGWIGNnr.lTElLDESIGNRECEIVER13-DESIGNRECEIVER14j±iffc)EMC推薦拓撲：DRIVERhrJlXthiqS。.頊，;￡2#*曜|國為赧S-aiKEIDvtTAT■L-R-HiSlVifeTLDESIGNDKIJE1LLTtfCFFnr.rnjiE30aola.wo5G三、分析及改進很顯然，上面的三種波形，都不滿足時鐘信號單調性的要求。EMC的設計，由于不正確的偏置，導致輸入電壓擺幅過大°USI的設計，沒有加電源和地之間的電容，對電源平面受到的干擾考慮不足。將PMC的設計中，串接AC電容的容值改為1uf，見下圖仿真波形，沒有波形的優良改善。單調性仍然不過

RFCF'\^=-RFCF'\^=-DRFP卜漁FCF'EIIrLzf上面PMC推薦的拓撲，是據同事所說，PMC有這樣串接AC電容的連接方式。根據打印出來的PMC差分時鐘設計部分原理圖，從晶振到時鐘驅動芯片，沒有串接AC電容。從晶振的datasheet上看，也沒有推薦使用AC串接電容。所以，下面采用不串接AC耦合電容的拓撲。RECEIVERuiiiJirEDRIVER*度PrlverRECEIVERuiiiJirEDRIVER*度PrlverC7C1E(LitckTv]FuslriSKodctitledS0i3eltaiE.in5Q"工mho,HAM5l|Over-BliQiilLDVr“]KrwDiel<TIU1DIWIGm.UMTEEL.I□ISICJl.ILECIIVIKim項i：i.>]L07GE宇0T1IL-ros.4€305$.23MIL.07L.5DESIGfl.DEEYEB.2DESIEn.BECEIVIL142d0.QL05GVyuPASSFUL-7(194$:扣刑2312U9.G&L.5:DISTM.UBCTEa1□zsteh.hecetvib.13_tje200.QL05ET-1SS弛*STG1B95SB-JB9S.SEl_LJ CES]G?Tlf_ZESIG]-[ L1_血：很顯然，去除AC耦合電容后，波形得到改善，接收到的時鐘信號已滿足單調性要求。因此，應采用PMC推薦設計（不串接AC耦合電容）。可以看到，上面的波形仍然存在塌陷，屬于不良的波形，仍然有可能影響單調性。因此，需要繼續進行改進。之前的偏置上下拉部分，是放在靠近驅動器的一端。根據經驗，放在接收器一邊將會更好的吸收反射。改進的拓撲：OR]i,'ER

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?>*學>casrO-MddJan?>*學>casrO-MddJan2L11.L9.202008DES[GNRECEIVERIrLDESIGMRECEIVERTime[ns]很明顯，波形已得到很好的改善。對于時鐘信號邊沿的單調性要求，已達到要求。并且電平部分的過沖也得到控制。四、結論1）采用下圖的拓撲方式連接差分時鐘信號（即PMC的推薦）2） 提供直流偏置的電阻部分，必須放置于靠近接收器的地方。距離接收器不要超過14mm，越近越好。3） 兩根耦合差分線的直流偏置部分，必須對稱放置。五、進一步驗證Fast和Slow是兩種極限仿真條件。如果在這兩種條件下，時鐘能夠滿足信號完整性要求，那么實際的信號就不會出問題。即便不能滿足Fast和Slow條件，只要typical條件下足夠好，實際情況下，出問題的概論會很小。

SialDDriverleceiTerCtcI已&lltCHTO1[ns]FTSModctlitchMonotonicMoi5ellar[-T]1HE5H；N.IRIVER.2DE3ItN.RECEIVER.1^150.007771SlowPASSPASS時2__DESIGN.BRIVER.1DESI&N.KECEIUER.13_DESItN.EECEIVE1.14_diff0.007771SlowPASSFftSS93.53432HE51GN.ERIVEB.1DESIGN.RECEIVER.1350.012224FastPASSFUL31.14DE5I&N.BEIVEfi.ZDE5I&N.JlECEIVETl.1430.O3ZZZ4FastFASSFAIL■31.1Z土 1DESIGN.BRIVER.1DESIGN.KECEIUER.13_DESItN.EECEIVE1.14_diff0.012224FastPASSPASS123.7393DESIGN.URIVEE.1DESIGN.LECEI1/ER.1350.01056TmPASSFftIL-65.393HESIGN.ERIVEB.2DESItN.RECEIVER.1^150.01056TyjFAILFAIL-868.L5芝...............HE51GN.IRIV