1/118第5章存儲器系統(tǒng)內(nèi)容提要概述讀寫存儲器RAM

只讀存儲器ROM

存儲器的組成高速緩沖存儲器2§5.1概述存儲器是組成計算機(jī)系統(tǒng)的重要部件，它用來保存計算機(jī)工作所必須的程序和數(shù)據(jù)，并用來存放計算機(jī)在運行過程中產(chǎn)生的有用信息。存儲器由具有記憶功能的兩態(tài)物理器件組成：如電容、雙穩(wěn)態(tài)電路等存儲器有兩種基本操作：讀操作、寫操作31.存儲器的分類按在系統(tǒng)中的位置內(nèi)存：存放當(dāng)前運行所需要的程序和數(shù)據(jù)，CPU可以直接用指令對內(nèi)存進(jìn)行讀寫操作，以便向CPU快速提供信息，相對輔存而言，主存的存取速度快，但容量小，且價格高外存：是CPU通過I/O接口電路才能訪問的存儲器，用來存放當(dāng)前暫不參與運行的程序、數(shù)據(jù)和文件，以及一些永久性保存的程序、數(shù)據(jù)和文件，在CPU需要處理時再成批的與主存交換。特點是存儲容量大、價格低，但存取速度較慢4存儲器的分類(2)系統(tǒng)總線內(nèi)存CPU及總線控制邏輯半導(dǎo)體存儲器I/O接口I/O接口I/O接口I/O接口調(diào)制/解調(diào)電路磁盤驅(qū)動器控制器磁盤驅(qū)動器控制器磁盤驅(qū)動器控制器磁帶硬磁盤軟磁盤A軟磁盤B微機(jī)系統(tǒng)中存儲器系統(tǒng)組成示意圖內(nèi)存儲器外存儲器外存儲器接口電路系統(tǒng)總線5存儲器的分類（3）按存儲介質(zhì)分磁存儲器：磁盤、磁帶等光存儲器半導(dǎo)體存儲器（半導(dǎo)體集成電路存儲器）半導(dǎo)體存儲器從器件原理分TTL存儲器：雙極性存儲器，是用TTL電路制成的存儲器，特點是速度快、功耗大、集成度低。因此計算機(jī)中的高速緩存常采用雙極型存儲器。MOS存儲器：單極型存儲器，是用MOS電路制成的存儲器，特點是集成度高、功耗低、價格便宜，但工作速度比TTL存儲器要低。計算機(jī)中的內(nèi)存大量采用MOS存儲器6存儲器的分類（4）半導(dǎo)體存儲器按使用屬性分讀寫存儲器RAM只讀存儲器ROM7隨機(jī)存儲器RAMRAM：讀寫存儲器，也稱隨機(jī)訪問存儲器。特點是存儲器中的信息既可以隨時讀出，也可以隨時寫入，RAM中的信息在掉電即消失。RAM分為SRAM和DRAM兩種SRAM：靜態(tài)RAM，利用半導(dǎo)體觸發(fā)器的兩個穩(wěn)定狀態(tài)表示“1”和“0”。電源不關(guān)掉，SRAM的信息不會消失，不需要刷新電路。DRAM：利用MOS管的柵極對其襯底間的分布電容保存信息，DRAM的每個存儲單元所需要的MOS管較少因此集成度高，功耗小，DRAM中的信息會因電容漏電而逐漸消失，因此DRAM需要刷新，要有相應(yīng)的刷新電路。8只讀存儲器ROMROM：只讀存儲器，使用時只能讀出其中的信息，而不能寫入新的信息，ROM中的信息掉電后不丟失。按寫入方式，ROM分為以下幾種：掩膜ROM：信息制作在芯片中，不可更改PROM：允許一次編程，此后不可更改EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程EEPROM（E2PROM）：采用加電方法在線進(jìn)行擦除和編程，也可多次擦寫FlashMemory（閃存）：能夠快速擦寫的EEPROM，但只能按塊（Block）擦除92.存儲器技術(shù)性能指標(biāo)存儲容量指存儲器可以存儲的二進(jìn)制信息量，即可尋址的存儲器單元數(shù)×每單元二進(jìn)制位數(shù)例如SRAM2114容量為1K×4，即它有1K個存儲單元，每單元存儲4位二進(jìn)制數(shù)存取時間存儲器訪問時間，啟動一次存儲器操作到完成該操作所需要的時間存取周期連續(xù)啟動兩次獨立的存儲器操作所需間隔的最小時間10可靠性指存儲器對電磁場及溫度等變化的抗干擾性用故障間隔平均時間（MTBF）來表示功耗要求低功耗存儲器技術(shù)性能指標(biāo)（1）114.

半導(dǎo)體存儲器芯片的結(jié)構(gòu)地址寄存地址譯碼存儲體控制電路AB數(shù)據(jù)寄存讀寫電路DBOEWECS①存儲體存儲器芯片的主要部分，用來存儲信息②地址譯碼電路根據(jù)輸入的地址編碼來選中芯片內(nèi)某個特定的存儲單元③

片選和讀寫控制邏輯選中存儲芯片，控制讀寫操作12（1）存儲體每個存儲單元具有一個唯一的地址，可存儲1位（位片結(jié)構(gòu)）或多位（字片結(jié)構(gòu)）二進(jìn)制數(shù)據(jù)存儲容量與地址、數(shù)據(jù)線個數(shù)有關(guān)：芯片的存儲容量 ＝存儲單元數(shù)×存儲單元的位數(shù)＝2M×N

M：芯片的地址線根數(shù)

N：芯片的數(shù)據(jù)線根數(shù)

示例13譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元單譯碼雙譯碼（2）地址譯碼電路單譯碼結(jié)構(gòu)雙譯碼結(jié)構(gòu)雙譯碼可簡化芯片設(shè)計主要采用的譯碼結(jié)構(gòu)14（3）片選和讀寫控制邏輯片選端CS*或CE*有效時，可以對該芯片進(jìn)行讀寫操作輸出OE*控制讀操作。有效時，芯片內(nèi)數(shù)據(jù)輸出該控制端對應(yīng)系統(tǒng)的讀控制線寫WE*控制寫操作。有效時，數(shù)據(jù)進(jìn)入芯片中該控制端對應(yīng)系統(tǒng)的寫控制線15§5.2讀寫存儲器RAM按照存儲1位二進(jìn)制信息的電路不同，RAM存儲器分為靜態(tài)RAM（SRAM）和動態(tài)RAM（DRAM）5.2.1靜態(tài)RAM(SRAM)SRAM的基本存儲單元是觸發(fā)器電路每個基本存儲單元存儲二進(jìn)制數(shù)中的一位許多個基本存儲單元形成行列存儲矩陣SRAM一般采用“字結(jié)構(gòu)”存儲矩陣：每個存儲單元存放多位（4、8、16等）每個存儲單元具有一個地址16171.SRAM的基本存儲電路6個MOS管組成雙穩(wěn)態(tài)電路T1T2為工作管，T3T4為負(fù)載管，T5T6T7T8為控制管寫入：X線Y線有效，使T5T6T7T8導(dǎo)通，寫控制信號有效，使單元數(shù)據(jù)線與外部數(shù)據(jù)線連通，靠T1T2的截止與導(dǎo)通記錄信息讀出：X線Y線有效，使T5T6T7T8導(dǎo)通，讀控制信號有效，使單元數(shù)據(jù)線與外部數(shù)據(jù)線連通，從T2端讀出信息182.SRAM原理SRAM芯片組成存儲體（基本存儲電路）行列譯碼器(存儲器單元選擇系統(tǒng))控制電路（讀寫控制邏輯）數(shù)據(jù)線19行譯碼A2A1A0710列譯碼A3A4A501764個單元二維譯碼(行列譯碼結(jié)構(gòu))譯碼器A5A4A3A2A1A06301存儲單元64個單元一維譯碼（線性譯碼結(jié)構(gòu)）203.SRAM2114存儲容量為1K×418個引腳：10根地址線A9～A04根數(shù)據(jù)線I/O4～I(xiàn)/O1片選CS*讀寫WE*21SRAM2114的功能工作方式CS*WE*I/O4~I/O1未選中讀操作寫操作100×10高阻輸出輸入224.SRAM芯片6264存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CS1*、CS2讀寫WE*、OE*功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND1234567891011121314282726252423222120191817161523SRAM6264的功能工作方式CS1*CS2WE*OE*D7~D0未選中未選中讀操作寫操作1×00×011××01××10高阻高阻輸入輸出24一個實際SRAM的例子255.存儲器訪問周期的時序存儲器芯片對輸入信號的時序要求是很嚴(yán)格的，而且各種存儲器芯片的時序要求也不相同。為確保正常工作，存儲器上的控制邏輯提供的地址輸入和控制信號必須滿足該器件制造廠家所規(guī)定的時序參數(shù)。存儲器的讀操作和寫操作時序是不同的。在選擇存儲器器件時，須考慮的最重要的參數(shù)是存取時間。從地址輸入穩(wěn)定到數(shù)據(jù)輸出的最大時延被稱為存取時間。26存儲器讀周期的時序讀周期時間從地址開始的存取時間從片選有效開始的存取時間地址CS數(shù)據(jù)輸出讀恢復(fù)時間下一存儲器周期開始處ADBC27對于讀操作而言，輸出數(shù)據(jù)后不能立即改變地址輸入信號而開始另一次讀操作。這是因為在下一次存儲器操作之前，器件需要一定的時間來完成內(nèi)部操作，這段時間被稱為讀恢復(fù)時間。存取時間和讀恢復(fù)時間之和叫做存儲器讀周期時間。從一次讀操作的開頭到下一個存儲器周期開始之間的時間不應(yīng)小于存儲器讀周期時間。同樣也存在寫恢復(fù)時間。存儲器讀周期的時序28存儲器寫周期的時序?qū)懼芷跁r間地址建立時間寫脈沖寬度地址CS數(shù)據(jù)輸出寫恢復(fù)時間下一存儲器周期開始處ADBCWE29寫周期中除了要加地址輸入信號和芯片片選信號CS外，還要在WE線上加一個低電平有效的寫入脈沖，并提供要寫入的數(shù)據(jù)。數(shù)據(jù)輸入的時序要求不太嚴(yán)格，只要在整個寫周期中保持穩(wěn)定即可。但對于寫脈沖卻有兩個嚴(yán)格的時序要求：地址建立時間和寫脈沖寬度。地址建立時間就是地址狀態(tài)達(dá)到穩(wěn)定的時間，在經(jīng)過這段時間之后才能加入寫脈沖。存儲器寫周期的時序305.2.2動態(tài)RAM(DRAM)動態(tài)RAM單元線路簡單，以MOS管極間寄生電容來存儲信息由于漏電原因，電容器上的電荷一般會在幾毫秒內(nèi)泄漏掉。為此，必須定期給它們補充電荷，這就是動態(tài)RAM的刷新動態(tài)RAM集成度高，引腳數(shù)目受到小型化封裝的限制，往往很少，少量的地址線要分時作行地址和列地址用動態(tài)RAM內(nèi)部結(jié)構(gòu)有兩個特點：一是具有行地址和列地址鎖存器，另一個是內(nèi)部帶有讀出再生放大器，提高信號輸出功率311.DRAM的單管存儲單元電路由一個MOS管和一個電容組成寫入：行選擇有效，T1導(dǎo)通，寫入信息送上數(shù)據(jù)線，列選擇有效，T2導(dǎo)通，信息寫入存儲電容C讀出：與寫入類似，行列選通，T1T2導(dǎo)通，C上的信息送上數(shù)據(jù)線刷新放大器行選擇列選擇數(shù)據(jù)I/O線CT1T232存儲矩陣地址總線I/O緩沖器數(shù)據(jù)總線讀寫控制/動態(tài)刷新電路RAS#地址鎖存器CAS#WE#2.DRAM芯片的結(jié)構(gòu)333.芯片實例—Intel2118DRAM存儲容量為16K×116個引腳：7根地址線A6～A0數(shù)據(jù)輸入輸出信號Din，Dout行列選通信號RAS*，CAS*讀寫WE*NCDINWERASA0A2A1VDDVSSCASDOUTA6A3A4A5NC123456781615141312111092118DRAM2118的內(nèi)部結(jié)構(gòu)344.動態(tài)RAM的刷新（1）動態(tài)RAM為什么要進(jìn)行刷新

動態(tài)RAM是利用電容C上充積的電荷來存儲信息的。當(dāng)電容C有電荷時，為邏輯“1”，沒有電荷時，為邏輯“0”。但由于任何電容都存在漏電，因此，當(dāng)電容C存有電荷時，過一段時間由于電容的放電過程導(dǎo)致電荷流失，信息也就丟失。因此，需要周期性地對電容進(jìn)行充電，以補充泄漏的電荷，通常把這種補充電荷的過程叫刷新或再生。刷新放大器行選擇列選擇數(shù)據(jù)I/O線CT刷新方法盡管對各個基本存儲電路在讀出或?qū)懭霑r都進(jìn)行了刷新，但對存儲器中各單元的訪問具有隨機(jī)性，所以需要系統(tǒng)地對存儲器進(jìn)行定時刷新。逐行刷新利用DRAM內(nèi)部的行地址生成器（也稱刷新計數(shù)器）每次選擇一行，用來自動地依次生成行地址，一行中的基本存儲電路存儲的信息被選通到各自的讀出放大器進(jìn)行放大鎖存。由于沒有行列選通，沒有真正的輸出，而是把鎖存的信息再寫回原來的基本存儲電路，實現(xiàn)刷新。3536刷新時間間隔刷新時間間隔：目前大多數(shù)廠家給出的參數(shù)是，基本存儲電路中電容上的數(shù)據(jù)有效保存時間上限是64ms，即行的刷新循環(huán)周期為64ms。37§5.4存儲器的組成5.4.1存儲器芯片的擴(kuò)充在組成微機(jī)系統(tǒng)的存儲器模塊時，需要位數(shù)少、容量小的存儲器芯片來組成存儲器模塊。存儲器的組成包括存儲器位數(shù)的擴(kuò)充和容量的擴(kuò)充，用小容量的存儲器模塊來組成合適的存儲器。381.位數(shù)的擴(kuò)充位數(shù)的擴(kuò)充是指存儲芯片的位數(shù)不夠，需對每個存儲單元的位數(shù)進(jìn)行擴(kuò)展。CSWEA0~A9D0~D7CSWED0~D3A0~A9D0~D3U1U2CSWED4~D7A0~A9D0~D3211421142片Intel2114（1K×4位）組成1K×8位存儲器模塊39多個位擴(kuò)充的存儲芯片的數(shù)據(jù)線連接于系統(tǒng)數(shù)據(jù)總線的不同位數(shù)其它連接都一樣這些芯片應(yīng)被看作是一個整體常被稱為“芯片組”位數(shù)的擴(kuò)充40存儲器芯片的擴(kuò)充2114（1）A9～A0I/O4～I(xiàn)/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I(xiàn)/O1CECE兩片同時選中數(shù)據(jù)分別提供412.容量的擴(kuò)充存儲系統(tǒng)常需利用多個存儲芯片擴(kuò)充容量，也就是擴(kuò)充了主存儲器地址范圍這種擴(kuò)充簡稱為“地址擴(kuò)充”或“容量擴(kuò)充”進(jìn)行“地址擴(kuò)充”，需要利用存儲芯片的片選端對多個存儲芯片（組）進(jìn)行尋址這個尋址方法，主要通過將存儲芯片的片選端與系統(tǒng)的高位地址線相關(guān)聯(lián)來實現(xiàn)42容量的擴(kuò)充由16K8位芯片組成64K8位的存儲器43由1K×4SRAM構(gòu)成的4K×8存儲模塊I/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWE列選通0列選通1列選通2列選通3WRD4~D7D0~D3A0~A9A0~A944地址譯碼電路A15A14A13A12MREQA11A10列選通0列選通1列選通2列選通34000H~43FFH4400H~47FFH4800H~4BFFH4C00H~4FFFH00010001101145地址有16位，則A15～A12用來選擇存儲器模塊，A11和A10用來選擇該存儲器模塊中的一列，A9～A0用來選擇該芯片中對應(yīng)的存儲單元，它們的取值范圍應(yīng)該是從000H～3FFH。譯碼電路可以將全部高位地址線作為輸入，也可以將部分高位地址線作為輸入，對應(yīng)的譯碼器分別稱為全譯碼器和部分譯碼器。全譯碼器的輸出有效狀態(tài)對應(yīng)唯一的高位地址，部分譯碼器由于有的高位地址線沒有參加譯碼，其0和1的取值為無關(guān)項，因此高位地址不是唯一的，這就產(chǎn)生地址重迭地址譯碼電路46問題。在這種情況下，存儲器模塊的任一存儲單元都可以用幾個不同的地址碼進(jìn)行訪問。沒有參加地址譯碼的地址線取值為0時對應(yīng)的一組地址為存儲器模塊的基本地址。其他的重迭地址為映象地址。有時利用部分譯碼器簡化譯碼器邏輯，譯碼器電路邏輯決定了各芯片（或經(jīng)過位擴(kuò)充的芯片組）以及存儲器模塊的地址范圍。地址譯碼電路477.4.28位微機(jī)系統(tǒng)中存儲器組成1、8位微機(jī)系統(tǒng)中存儲器組成的特點在微機(jī)系統(tǒng)中，存儲器是按字節(jié)（8位二進(jìn)制數(shù)）來構(gòu)成的；8位CPU的數(shù)據(jù)總線為8位，在每一個存儲器讀寫周期中只能完成一個字節(jié)的讀寫操作，字（16位二進(jìn)制數(shù)）的讀寫操作是用兩個讀寫周期完成的；8位CPU的地址總線為16位，它的64KB存儲空間同屬一個單一的存儲體，即存儲體為64K×8位。A15～A0D7～D0A15～A0存儲器64K×8D7～D08位微機(jī)中存儲器組成原理圖48在8位CPU組成的微機(jī)系統(tǒng)中，CPU可以訪問的存儲器地址空間為64KB，地址范圍為0000H～FFFFH；內(nèi)存儲器為ROM和RAM兩大模塊組成，而RAM又分為系統(tǒng)區(qū)（監(jiān)控程序或操作系統(tǒng)占用的內(nèi)存區(qū)域）和用戶區(qū)；組成存儲器時，要根據(jù)CPU的特點合理安排ROM模塊的地址范圍和RAM模塊的地址范圍，這就是存儲器的地址分配。一般情況下，系統(tǒng)復(fù)位后啟動地址在低端（0000H），則ROM模塊的地址分配在低端，RAM模塊的地址分配在高端；反之，ROM分配在高端，RAM在低端。8位微機(jī)系統(tǒng)中存儲器組成的特點492、8位微機(jī)系統(tǒng)中存儲器組成舉例50例題：按給出的存儲器邏輯圖分析計算各芯片地址A15A13CPUA12-A0RDCE8KX8ROMOECE8KX8ROMOE3:8譯碼D0-D7WECE8KX8RAMWECE8KX8RAMWE1470OEOEA14U1U2U3U4517.4.38086系統(tǒng)中存儲器組成1、8086系統(tǒng)中存儲器組成的特點8086CPU的地址總線有20條，它的存儲器是以字節(jié)為存儲單元組成的，每個字節(jié)對應(yīng)一個唯一的地址碼，所以具有1MB（1,048,578B）的尋址能力。8086CPU數(shù)據(jù)總線16位，與8086CPU對應(yīng)的1MB存儲空間可分為兩個512KB的存儲體。其中一個存儲體是由奇地址的存儲單元（高字節(jié)）組成，另一個存儲體是由偶地址的存儲單元（低字節(jié)）組成。前者稱為奇地址的存儲器，后者稱為偶地址的存儲體。偶地址存儲體的數(shù)據(jù)線與16位數(shù)據(jù)總線的低8位（D7～D0）連接，奇地址存儲體的數(shù)據(jù)線與16位數(shù)據(jù)總線的高8位（D15～D8）連接。20位地址總線中的19條線（A19～A1）同時對兩個存儲體尋址，地址總線中的A0只與偶地址存儲體相連接，用于對偶地址存儲體的選擇。當(dāng)A0為0時，選中偶地址存儲體；當(dāng)A0為1時，不能選中偶地址存儲體。奇地址存儲體的選擇信號為BHE。52D15～D8D7～D0A19～A1A0BHED7～D0D7～D0SELSELA18～A0A18～A0奇（高字節(jié)）地址存儲體偶（低字節(jié)）地址存儲體512K×8512K×88086系統(tǒng)中存儲器組成53存儲體選擇BHEA0操作00奇偶兩個字節(jié)同時傳送01從奇地址傳送一個字節(jié)10從偶地址傳送一個字節(jié)11無操作8086系統(tǒng)中存儲器組成548086系統(tǒng)中存儲器組成舉例55§5.5高速緩沖存儲器(Cache)5.5.1概述發(fā)展存儲體系的必要性對存儲器的基本要求：大容量、高速度、低價格單一工藝的存儲器件不能同時滿足容量、速度和價格的要求采用并行系統(tǒng)，縮小主存系統(tǒng)，縮小主存和CPU的速度差異，但這種技術(shù)的效果有限56高速緩沖存儲器(Cache)多級存儲體系存儲體系：有多種存儲層次，對程序設(shè)計者而言，各層次是一個邏輯上的整體，各層次之間的信息交換由輔助軟硬件自動完成存儲層次主要包括主存—輔存、Cache—主存虛擬存儲器：為了擴(kuò)大用戶使用的存儲空間，并能進(jìn)行存儲系統(tǒng)的自動管理和調(diào)度高速緩存：為了解決CPU和主存之間速度不匹配的問題，提高程序的執(zhí)行速度。57存儲系統(tǒng)的層次結(jié)構(gòu)通用寄存器組CPU內(nèi)指令、數(shù)據(jù)棧多級Cache(SRAM)主存儲器DRAM級聯(lián)外部存儲器脫機(jī)外部存儲器CPU內(nèi)部58解決CPU與內(nèi)存速度差異的方法在總線周期中插入等待周期在CPU中增設(shè)寄存器內(nèi)存采用高速SRAM采用多體交叉并行存儲器采用Cache存儲器59Cache在微機(jī)系統(tǒng)中的位置每當(dāng)CPU要存取存儲器時，都先檢查高速緩存。若所要的指令或數(shù)據(jù)在高速緩存內(nèi)，則CPU直接存取高速緩存。這種情況稱為高速命中。反之，若CPU所要的指令或數(shù)據(jù)不在高速緩存中，則需存取較慢的主存儲器。這種情況稱為高速未命中。CPU主存Cache高度緩沖存儲器概念由小容量的高速SRAM和高速緩沖控制器組成，它將CPU要訪問的指令和數(shù)據(jù)從內(nèi)存中復(fù)制到了它自身，由它直接向CPU提供，實現(xiàn)零等待狀態(tài)。6061Cache的實現(xiàn)依據(jù)程序運行時，在時間上和空間上的局部性時間上的局部性：最近的未來要用的指令和數(shù)據(jù)可能是正在使用的指令和數(shù)據(jù)，因為程序存在循環(huán)，時間上臨近。空間上的局部性：臨近的未來要使用的指令和數(shù)據(jù)可能和現(xiàn)在使用的指令和數(shù)據(jù)在在空間上是鄰近的，因為大部分指令和數(shù)據(jù)是順序存儲的。62Cache的工作原理存儲組織：cache和主存分成大小相同的塊CPU給出主存地址，其中塊號送入到主存—cache地址映像變換機(jī)構(gòu)，在此處判斷該塊號是否在cache中若在cache中，則稱為高速命中，地址映像機(jī)構(gòu)將主存地址變換為cache地址，去訪問cache，訪問結(jié)果直接傳向