第151頁第3部分理論知識復習題基本概念數字電路基礎判斷題（將判斷結果填入括號中。正確的填“√”，錯誤的填“×”）：數字信號是由連續變化的模擬信號采樣得到的。 （）要構成5進制計數器，至少需要3個觸發器，其無效狀態有3個。 （）十進制數（25）D轉換為二進制數為（11001）B。 （）邏輯變量只有兩個值，即0與1，兩者并不表示數量的大小。 （）某三個變量邏輯函數F，若以ABC的順序列真值表，表中F=1的個數為5個。若以CBA的順序列真值表，則表中F=1的個數為4個。 （）邏輯代數運算與普通代數運算的運算規則相同。 （）無關項就是指取值一定為零的最小項。 （）組合邏輯電路通常由門電路組合而成。 （）組合電路的結構特點是輸入信號單向傳輸的，電路中不含反饋回路。 （）奇校驗位的值是其余各數據位的異或運算。 （）由于門電路平均延遲時間的差異，使信號從輸入經不同的通路傳輸到輸出級的時間不同，這樣可能導致邏輯電路的錯誤輸出，這種現象稱為競爭冒險。 （）鎖存器對脈沖電平敏感，在時鐘脈沖的電平作用下改變狀態，而觸發器對脈沖邊沿敏感，其狀態只有在時鐘脈沖的上升沿或下降沿的瞬間改變。 （）時序邏輯電路中必須含有存儲電路，因此必然含有觸發器。 （）同步時序電路具有統一的時鐘CP控制。 （）異步時序邏輯電路沒有統一的時鐘脈沖，電路狀態的改變必須考慮外部輸入信號及對應存儲器的時鐘端或控制端有無信號作用。 （）異步時序電路沒有統一的時鐘，狀態變化的時刻是不穩定的，通常輸入信號只在電路處于穩定狀態時才發生變化。 （）實現一個8進制計數器最少需要3個D觸發器。 （）為了獲得高精度的D/A轉換器，不僅應選擇位數較多的高分辨率的D/A轉換器，而且還需要選用高穩定度的VREF與低零漂的運算放大器等器件與之配合才能達到要求 （）模數轉換過程，其中采樣這一步驟必須遵循采樣定律，也就是輸入模擬信號的最高頻率大于等于采樣信號頻率的兩倍。 （）Moore型有限機的輸出只與有限狀態自動機的當前狀態有關，與輸入信號的當前值無關。 （）摩爾狀態機是有限狀態機，而米勒狀態機不是有限狀態機。 （）在狀態機的編碼方式中，最常用的是順序編碼與One-hot編碼方式。 （）IP是指一種事先定義，經驗證可以重復使用的，能完成某些功能的組塊。（）用戶自己編寫的IP核不屬于IP核的提供形式。 （）IP核的重用是設計人員贏得迅速上市時間的主要策略。 （）IP應具有多種工藝下的可用性，提供各種庫的綜合腳本，可以移植到新的技術。（）規劃與制定設計規范不屬于IP設計的主要流程之一。 （）IP的驗證必須是完備的，具有可重用性的。 （）可再用IP是著眼于按各種再使用標準定義的格式與快速集成的要求而建立的，便于移植，更重要的是有效集成。 （）國內IP市場相對落后的原因是IP使用公司的規模太小因而很難承受高昂的IP使用費用。 （）EDA技術的發展主要經過了CAD、CAE、ESDA這3個發展階段。 （）電子系統級（ESL）設計主要分3步走，首先是功能設計，其次是基于應用的結構設計，最后是基于平臺的結構設計。 （）動態驗證是通過觀察電路模型在外部的激勵信號作用下的實時響應來判斷該電路系統是否實現了預期功能。 （）靜態時序分析工具通過路徑計算延遲的總與，并比較相對于預定義時鐘的延遲，它僅關注時序間的相對關系而不是評估邏輯功能。 （）從硬件的行為描述轉換到硬件電路，這種自動產生硬件電路的過程稱為綜合。（）內建自測試的基本思想是電路自己生成測試向量，而不是要求外部施加測試向量，它依靠自身來決定所得到的測試結果是否正確。 （）DesignCompiler屬于布局布線工具。 （）物理驗證是IC設計的最后一個環節，是電路設計與工藝設計的接口。 （）一個Slice由兩個4輸入的函數、進位邏輯、算術邏輯、存儲邏輯與函數復用器組成。 （）FPGA內的LUT本質上就是一個寄存器。 （）在Spartan3EFPGA中，硬件乘法器最大可以支持18(bits)x18(bits)的無符號數乘法運算。 （）IOB的全稱是輸入輸出塊。 （）LVDS是單端I/O標準。 （）使用數控阻抗DCI可以提高信號的完整性，主要是通過消除殘端反射。 （）在FPGA領域，DSM的全稱是分布式存儲器。 （）Xilinx公司的塊RAM資源的結構基本容量是18Kb. （）全局時鐘驅動整個FPGA的單元模塊，但是相對LC，M9K，全局時鐘資源很少，所以需要合理的分配。 （）數字時鐘管理模塊不含有延遲鎖相環。 （）單項選擇題（選擇一個正確的答案，將相應的字母填入題內的括號中）：下列信號中，（）是數字信號。交流電壓開關狀態直流電流無線電載波數字電路比模擬電路抗干擾能力（）。差強相同無法比較對83個信號編碼，至少需要（）位二進制數。6789一位4位的二進制加計數器，由0000狀態開始經過25個時鐘周期后，此計數器狀態為（）1100100010011010將十進制數25轉換為二進制數為（）。(11001)B(10101)B(11101)B(01101)B欲對全班43個同學以二進制代碼編碼表示，最少需要二進制碼的位數是（）56843數字電路有（）種電平狀態。1234高電平用1表示，低電平用0表示，稱為（）邏輯。負正反無若兩個邏輯函數相等，則它們必然具有唯一的（）。真值表邏輯表達式電路圖邏輯圖形符號某三個變量邏輯函數F，若以ABC的順序列真值表，表中F=1的個數為5個。若以CBA的順序列真值表，則表中F=1的個數為（）個。4567邏輯代數運算中，A+A=()2AAA21下列不屬于邏輯代數的基本規則的是（）。代入規則反演規則對偶規則吸收規則AB+A在四變量卡諾圖中有（）個小格是“1”131265一邏輯函數的最小項之與的標準形式，它的特點是()項數最少每個乘積項的變量數最少每個乘積項中，每種變量或其反變量只出現一次每個乘積項的數值最小，故名最小項組合邏輯電路通常由（）組合而成。門電路觸發器計數器寄存器編碼器屬于（）邏輯電路。時序組合觸發器寄存器組合邏輯電路的正確設計步驟（）（1）分析設計要求（2）進行邏輯與必要變換；得出最簡邏輯表達式（3）畫邏輯圖(1)(2)(3)(2)(3)(1)(3)(2)(1)(1)(3)(2)在四變量卡諾圖中，邏輯上不相鄰的一組最小項為()。m1與m3m4與m6m5與m13m9與m7半加器的進位是兩個輸入操作數的（）邏輯運算結果。與或與非異或半加器的結果位是兩個輸入操作數的（）邏輯運算。與或與非異或下列不屬于消除競爭冒險的方法的是（）。增加反向驅動電路發現并消去互補變量增加乘積項輸出端并聯濾波電容器組合邏輯電路的競爭冒險是由于（）引起的。電路不是最簡電路有多個輸出電路中存在延遲電路中使用不同的門電路下列觸發器中，不能在cp上升沿/下降沿翻轉從而克服了空翻現象的是（）。邊沿D觸發器基本RS觸發器JK觸發器T觸發器存儲8位二進制信息要（）個觸發器24810下列電路中，不屬于時序邏輯電路的是（）計數器加法器寄存器M序列信號發生器構成計數器的基本電路是（）與門或門非門觸發器若從0分別計數到64與10000，分別需要（）個觸發器。7,148,148,137,13同步時序邏輯電路分析的正確步驟是（）（1）列出電路次態真值表（2）根據狀態圖，用文字描述電路的邏輯功能（3）根據次態真值表與輸出表達式，作出給定電路的狀態表與狀態圖（4）根據給定的同步時序電路，寫出輸出函數與激勵函數表達式（1）（2）（3）（4）（4）（1）（3）（2）（4）（3）（2）（1）（2）（3）（1）（4）分析時序邏輯電路的一般步驟為（）（1）用文字描述所給時序邏輯電路的邏輯功能（2）根據給定的時序電路圖寫出各邏輯方程式（3）將驅動方程代入相應觸發器的特性方程，求得各觸發器的各次態方程，也就是時序邏輯電路的狀態方程。（4）根據狀態方程與輸出方程，列出時序電路的狀態表，畫出狀態圖與時序圖。(1)(2)(3)(4)(2)(3)(4)(1)(2)(1)(3)(4)(2)(3)(1)(4)以下屬于異步時序邏輯電路的是（）FIFO加法器譯碼器比較器簡單異步時序電路的分析過程不包括下面哪項（）寫出各觸發器的時鐘方程、驅動方程與電路的輸出方程列狀態真值表，狀態真值表的輸入外部輸入與狀態輸入，輸出包括狀態輸出與外部輸出從狀態真值表中判斷電路是否能夠自啟動將狀態真值表轉換成狀態轉移圖關于異步時序電路的分析，下面哪項描述是正確的（）由狀態轉移圖可以得到時序電路的邏輯功能在列狀態真值表，列出狀態真值表的輸入組合必須保證完整，例如若有N個外部輸入與M個狀態變量，則輸入組合是M×N個從狀態真值表就能夠判斷電路是否可以自啟動如果該異步時序電路中包含有無效狀態，則該電路無法實現自啟動JK觸發器的特性方程為（）Qn=JK+J`K`Qn=JKQQn=JQ+K`Q`Qn=JQ`+K`Q設計一個10進制的計數器，至少需要用到()個D觸發器3456某數/摸轉換器的輸入為8位二進制數字信號（D7~D0），輸出為0~25.5V的模擬電壓。若數字信號的最低位是“1”其余各位是“0”，則輸出的模擬電壓為（）。2.55V0.1V0V0.5V已知D/A轉換電路中，當輸入數字量為10000000時，輸出電壓為6.4V，則當輸入為01010000時，輸出電壓為（）。6V5V4V3V實現A/D轉換主要有四個步驟，其中（）不是A/D轉換的步驟。采樣插值量化編碼下列幾種A/D轉換器中，轉換速度最快的是（）并行A/D轉換器計數型A/D轉換器逐次逼近型A/D轉換器雙積分A/D轉換器摩爾（moore）狀態機是一種（）的狀態機。輸出信號僅與狀態有關輸出信號與狀態與輸入信號有關輸出信號僅與輸入有關輸出信號與狀態無關碼值是單個位變化的是（）二進制編碼方式的狀態機格雷碼編碼方式的狀態機余三碼編碼方式的狀態機以上都是米勒（mealy）狀態機是一種（）的狀態機。輸出信號僅與狀態有關輸出信號與狀態與輸入信號有關輸出信號僅與輸入有關輸出信號與狀態無關碼值是連續編碼的是（）二進制編碼方式的狀態機格雷碼編碼方式的狀態機余三碼編碼方式的狀態機以上都是在一個由4個狀態組成的狀態機對應的狀態編碼分別為：State1=4'b0001，State2=4'b0010,State3=4'b0100,State4=4'b1000。則該編碼方式為()。BCDGrayOne-HotBinary在一個由4個狀態組成的狀態機對應的狀態編碼分別為：State1=2'b00，State2=2'b01,State3=2'b11,State4=2'b10。則該編碼方式為()。BCDGrayOne-HotBinaryXilinxIP核的配置文件的后綴（）bithexxcoVHOIP核在EDA技術與開發中具有十分重要的地位，IP是指（）。知識產權；互聯網協議；網絡地址；都不是；IP核在EDA技術與開發中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現該功能塊的具體電路的IP核為（）。軟IP固IP硬IP都不是IP核在EDA技術與開發中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于硬IP的正確描述為（）。提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現該功能塊的具體電路；提供設計的最總產品掩膜；以網表文件的形式提交用戶，完成了綜合的功能塊；都不是。可配置IP是參數化后的，可重定目標IP，其優點是可以對功能加以裁剪，以符合特定的應用，以下不是可配置的參數的是（）總線寬度存儲器容量使能功能塊功耗下列關于IP重用的說法錯誤的是()IP核的重用是設計人員贏得迅速上市時間的主要策略。調用IP核能避免重復勞動，大大減輕工程師的負擔。IP核包括硬IP與軟IP。IP核最大的優點是確保性能，但難以轉移到新的結構中，是不可重配置。IP核設計目前不可實現的目標是（）通用性好正確性有100%的保證可移植性好即插即用IP核設計的理想目標是（）通用性好可移植性好即插即用正確性有100%的保證下列關于IP的設計流程正確的是（）規劃與制定設計規范->定義關鍵特性->模塊設計與集成->IP產品化->產品發布定義關鍵特性->規劃與制定設計規范->模塊設計與集成->IP產品化->產品發布規劃與制定設計規范->定義關鍵特性->模塊設計與集成->產品發布->IP產品化定義關鍵特性->規劃與制定設計規范->模塊設計與集成->產品發布->IP產品化在項目規劃與制定設計規劃階段，將開發整個項目周期中需要的關鍵文檔，以下選項不包含其中的是（）功能設計規范驗證規范對外系統接口的詳細定義開發計劃IP驗證策略需要涵蓋的測試類型有（）兼容性驗證邊界驗證隨機驗證以上都是以下關于驗證平臺的特征說法錯誤的是（）驗證平臺的設計不會隨著測試模塊的不同而不同。以事務處理的方式產生測試激勵，檢查測試響應。驗證平臺應該盡可能地使用可重用仿真模塊，而不是從頭開始編寫。所有的響應檢查應該是自動的，而不是設計人員通過觀看仿真波形的方式來判斷結果是否正確。下列關于可再用IP的說法正確的是（）可再用IP是在充分高的抽象級上設計的，因而可以方便地在各種工藝與結構上轉移。可再用IP是參數化后的可重定目標IP，其優點是可以對功能加以裁剪以符合特定的應用。可再用IP是著眼于按各種再使用標準定義的格式與快速集成的要求而建立的，便于移植，更重要的是有效集成。以上說法均不正確。根據IP的使用劃分，IP建立者可以設計（）種形式的IP。2345國內IP市場相對落后有很多原因，以下選項不是原因之一的是（）IP使用公司的規模太小因而很難承受高昂的IP使用費用；IP設計公司設計實力太弱以至于還沒有自己的IP；相關法律還不太成熟；IP未能得到充分的重視。以下不屬于IP供應商的是（）ARMRambusCeva華為一般把EDA技術發展分為3個階段，以下選項不是EDA技術的發展階段的是（）CADGALCAEESDA下列不屬于EDA技術共同特點的是()。使用EDA軟件設計電子系統，提高了設計的效率，縮短了設計周期。使用EDA軟件設計的電子系統，采用了模塊化與層次化的設計方法。使用EDA軟件設計電子系統，不再需要分工設計，團體協作。大多數EDA軟件都具有仿真與模擬功能。英文縮寫ESL在EDA領域的具體含義是（）ElectronicSystemLevelElectronicSportsLeagueExpectedSignificanceLevelEnglishasaSecondLanguage目前的ESL工具通常采用工業建模語言進行建模，以下不是常用的工業建模語言的是（）VBC/C++SYSTEMCSYSTEMverilog比較動態驗證與靜態驗證，以下選項不是動態驗證的不足的是（）動態驗證很難選擇激勵達到覆蓋電路所有功能的目的；動態仿真很耗費時間；動態驗證只限于數字邏輯電路；以上都是。以下不屬于動態驗證工具的是（）NanoSimSPICEPrimetimeModelSim以下不是靜態驗證需要輸入的信息的是（）激勵信息電路模型相關參數命令以下屬于靜態驗證工具的是（）NanoSimSPICEPrimetimeModelSim以下屬于邏輯綜合工具的是（）NanoSimDesignCompilerPrimetimeModelSim一個好的綜合工具的典型優化策略有（）器件復用時序重排狀態機重新編譯以上都是內建自測（BIST）的基本結構包含電路有（）選擇器，向量生成器響應分析器，選擇器被測電路，BIST控制器以上都是常用的可測性設計有（）內部掃描測試設計自動測試矢量生成邊界掃描測試以上都是在EDA工具中，能將硬件描述語言轉化為硬件電路的重要工具軟件稱為（）。仿真器綜合器布局布線器下載器以下屬于布局布線工具的是（）AstroDesignCompilerPrimetimeModelSim下列不屬于物理驗證的分類類別的是（）DRC(設計規則檢查)ERC(電器規則檢查)LVS(版圖電路圖同一性比較)CTS(時鐘樹綜合)以下不屬于參數提取類別的是（）1-D提取2-D提取3-D提取4-D提取Xilinx公司定義的FPGA的最基本邏輯單位（）。LUTsliceCLBRAM下面哪個選項不屬于Slice的內部結構（）多路復用器觸發器LUTDCMFPGA的可編程是主要基于（）結構。查找表（LUT）；與陣列可編程；或陣列可編程；與或陣列可編程；FPGA內的LUT本質上就是一個（）。觸發器寄存器RAM以上都不是在設計中要例化一個硬件乘法器以下方法不能實現的是CoreGenLanguageTemplateArchitetureWizard原理圖方式當使用CoreGen生成一個乘法器的時候，下面哪個選項屬于不可配置的()乘法器類型輸出端的符號與位寬同步復位與時鐘使能端的優先級乘法器的結構組成下列有關IOB的說法錯誤的是（）IOB中分開了輸入、輸出端的時鐘及時鐘使能信號。IOB中共享了置位與復位信號。IOB中輸入口采用了兩個DDR寄存器。IOB中輸出口采用了兩個DDR寄存器。Xilinx的輸入輸出塊稱為（）IOBLABsliceLUT下面不是單端I/O標準的是（）。LVTTLLVMOSLVDSGTL下面不是信號標準的是（）GTLPLDTBLVDSULVDS使用數控阻抗DCI的好處是（）。可以提高信號的完整性，通過消除殘端反射。減少板子布線的復雜度減少為消除殘端反射的外部電阻的數量。以上全部是。下列有關數控阻抗DCI的說法錯誤的是（）。DCI常放置在傳輸線路的尾端。DCI可消除溫度，電壓對線路的影響。DCI將影響信號的完整性，主要是因為產生了殘端反射。電路采用DCI可以減少板子布線的復雜度。在xilinx中RAM的實現方法有（）。內嵌塊RAM分布式存儲器16位移位寄存器以上都是1LUT等于（）。8RAMbits16RAMbits32RAMbits64RAMbitsXilinx的FPGA芯片內部的塊RAM可以配置為（）單端口RAM雙端口RAMFIFO以上都是Xilinx公司的塊RAM資源的結構基本容量（）18Kb24KB36KB64Kb最新的VirtexII器件最多可以提供個全局時鐘輸入端口與個數字時鐘管理模塊。（）15，816,716,815,7Virtex-II最多有（）個專用全局時鐘復用器。481632在xilinx的FPGA內嵌的DCM模塊用來（）。時鐘管理邏輯設計信號處理網絡處理DCM的主要優點有()實現零時鐘偏移消除時鐘分配延遲實現時鐘閉環控制以上均正確VerilogHDL判斷題（將判斷結果填入括號中。正確的填“√”，錯誤的填“×”）：硬件描述語言HDL的發展至今僅僅10多年歷史，但成功地應用于設計的各個階段：建模、仿真、驗證與綜合等。 （）VerilogHDL與VHDL都是用于邏輯設計的硬件描述語言，但只有VHDL語言成為IEEE標準。 （）Verilog的模塊由兩部分組成，一部分描述接口，另一部分描述邏輯功能。（）Verilog模塊的端口定義時不可同時進行I/O說明。 （）Verilog模塊的內容包括I/O說明、內部信號聲明與功能定義。 （）在引用Verilog模塊時，必須嚴格按照模塊定義的端口順序來連接，并且標明原模塊定義時規定的端口名。 （）VerilogHDL中的標識符可以是任意組字母、數字、$符號與_(下劃線）符號的組合，但標識符的第一個字符必須是字母或者下劃線。 （）在VerilogHDL語言中有兩種形式的注釋，“/**/”是指注釋在本行結束，“//”可以擴展至多行注釋。 （）VerilogHDL中邏輯數值區分大小寫，“0x1z”與“0X1Z”不同。 （）在VerilogHDL語言中有三類常量：整型、實數型、字符串型，下劃線符號“_”可以隨意用在整數或實數中，沒有限制。 （）在VerilogHDL語言中參數型常數經常用于定義延遲時間與變量寬度，在模塊或實例引用時，可通過參數傳遞改變在被引用模塊或實例中已定義的參數。（）在VerilogHDL語言中有兩大類數據類型：線網類型、寄存器類型。 （）在VerilogHDL語言中wire型數據常用來表示以assign關鍵字指定的組合邏輯信號，Verilog程序模塊中輸入、輸出信號類型默認時自動定義為wire型。 （）在VerilogHDL語言中reg型數據常用來表示“always”模塊內的指定信號，常代表觸發器，在“always”塊內，被賦值的信號也可以是wire型數據。 （）在VerilogHDL語言中非阻塞賦值符“<=”與小于等于符“<=”意義完全不同，小于等于符是關系運算符，用于比較大小，而非阻塞賦值符用于賦值操作。（）在進行算術運算操作時，如果某一個操作數有不確定的值x，則整個結果為0。（）在VerilogHDL語言中“&&”與“|”都屬于邏輯運算符。 （）VerilogHDL語言中的所有關系運算符有著相同的優先級別，關系運算符的優先級別低于算術運算符的優先級別。 （）在VerilogHDL語言中條件運算符“?:”屬于二目運算符。 （）在VerilogHDL語言的位運算符中除了“~”是單目運算符以外，均為二目運算符，即要求運算符兩側各有一個操作數。 （）在VerilogHDL位拼接表達式中不允許存在沒有指明位數的信號，這是因為在計算拼接信號的位寬的大小時必須知道其中每個信號的位寬。 （）在VerilogHDL中有兩種移位運算符：“<<”與“>>”，表達式“a>>n”表示將操作數n右移a位。 （）VerilogHDL的縮減運算符運算結果為一位二進制數，與操作數位數無關。（）在電平敏感事件控制中，過程語句一直延遲到條件變為真后才執行，形式為：wait（condition）procedural_statement。 （）信號跳變沿事件控制中，過程語句的執行，需等到指定事件發生，否則不能繼續執行。 （）在VerilogHDL的條件語句中if與else后面可以包含一個內嵌的操作語句，也可以利用begin與end關鍵詞包含多個操作語句。 （）在VerilogHDL語言中執行完case分項后的語句，則繼續執行下面語句，直到endcase語句。 （）在VerilogHDL的case語句中必須存在default項。 （）在VerilogHDL中repeat語句可以連續執行一條語句n次，格式為：repeat（表達式）語句;，表達式通常為常量表達式。 （）VerilogHDL語言的while循環語句包含的語句至少被執行一次。 （）在VerilogHDL中for語句的一般形式為：for（表達式1，表達式2，表達式3）語句。 （）VerilogHDL語言中for循環語句實際上相當于采用while循環語句，但語句更簡練。任務可以啟動其它的任務與函數，而函數則不能啟動任務。 （）函數可以沒有輸入變量，只能與主模塊共用同一個仿真時間單位。 （）任務與函數往往是在大的程序模塊中且在不同地點多次用到的相同的程序段。（）監控任務$monitor連續監控指定的參數，只要參數表中的參數值發生變化，整個參數表就在時間步結束時顯示。 （）系統函數$time可以返回一個32位的整數來表示當前的仿真時刻值，該時刻值是以模塊的仿真時間尺度為基準的。 （）系統任務$finish的作用是結束仿真過程，$finish可以帶參數也可以省略，默認的參數值為0。 （）系統任務$stop任務的作用是把EDK工具置成暫停模式，這個任務不可以帶參數表達式。 （）在VerilogHDL程序中有兩個系統任務$readmemb與$readmemh用來從文件中讀取數據到存儲器中。 （）在VerilogHDL程序中系統任務$random可用來產生隨機數，函數被調用時返回一個32位的無符號整數。 （）`define命令只能出現在模塊定義外面，宏名的有效范圍為定義命令之后到源文件結束。 （）條件編譯是指當滿足一定條件時對一組語句進行編譯，而當條件不滿足時則編譯另一部分。 （）在VerilogHDL語句中，`include命令可以出現在源程序的任何地方，一個`include命令可以指定多個被包含的文件。 （）在VerilogHDL語句中，`timescale命令的格式為：`timescale<時間精度>/<時間單位>。 （）十六位的二進制超前進位加法電路可以用兩個四位二進制超前進位加法電路再加上超前進位形成邏輯來構成。 （）八位的二進制超前進位乘法電路可用兩個四位二進制超前進位乘法電路再加上超前進位形成邏輯來構成。 （）用邏輯圖或門級結構的Verilog模塊來表示比較器比利用VerilogHDL語言來設計更容易。 （）多路選擇器簡稱多路器，它是一個單輸入，多輸出的組合邏輯電路，在數字系統中有著廣泛的應用。 （）在硬線邏輯構成的運算電路中只要電路的規模允許，我們可以比較自由地來確定總線位寬，因此可以大大提高數據流通的速度。 （）流水線設計實際上是把規模較大，層次較多的組合邏輯電路分為幾個級，在每一級插入寄存器組并暫存中間數據。 （）狀態機的編碼方式有多種，典型的編碼方式有狀態位直接輸出型編碼、順序編碼與一位熱碼編碼。 （）一段式狀態機描述方法就是將狀態的同步轉移，狀態輸出與狀態的輸入條件都寫在一個always模塊中。 （）兩段式狀態機描述方法采用兩個模塊，采用同步時序描述狀態轉移，采用組合邏輯判斷狀態轉移條件。 （）在三段式FSM描述方法中判斷狀態轉移的always模塊的case語句判斷的是下一狀態“ns”，同步時序FSM輸出的always模塊的case語句判斷的條件是當前狀態“cs”。Johnson計數器的特點是每次狀態變化時僅有一個觸發器改變狀態,譯碼電路簡單,譯碼時存在競爭冒險現象。 （）格雷碼計數器(Graycounter)是為了在異步時鐘域之間傳遞計數結果而用到的計數器，因為格雷碼計數器計數時相鄰的數之間只有一個bit發生了變化。 （）通用移位寄存器是指寄存器中所存的代碼能夠在移位脈沖的作用下依次左移或右移。 （）桶型移位寄存器的移位是通過對數據字的指定位左移或右移實現的。 （）基于仿真的驗證的目的是來檢驗RTL模型與門級網表之間在功能上仿真是否相一致，RTL模型與邏輯門級模型不可同時進行仿真。 （）形式化驗證也需要測試平臺與測試矢量。 （）在進行仿真時，功能正確性可以不考慮。 （）VerilogHDL語句“always#5clk=~clk;”產生的時鐘周期為5個時間單位。（）定時驗證利用器件的模型與電路互連關系來分析電路的時序，判斷在實際設計中是否能達到硬件定時約束條件與輸入輸出定時特性的要求。 （）若一款FPGA其可運行的最大時鐘頻率為50MHZ，則以0.2ns為周期的時鐘源可用。如果在時鐘邊沿前后輸入端的數據不能在足夠的時間內保持穩定，則邊沿觸發的觸發器就不能正常工作。 （）為了使觸發器能正確工作，觸發器輸入端的數據必須在時鐘有效沿之后足夠長的時間內保持穩定。 （）時鐘輸出延時是指從時鐘定義點到不同的觸發器時鐘引腳的延時差。 （）引腳到引腳延時是指輸入引腳處的信號經過時序邏輯進行傳輸，出現在外部引腳上時所需的時間。 （）在定時驗證中，完成定時驗證內置的系統任務都有檢查VerilogHDL語法錯誤的功能。 （）單項選擇題（選擇一個正確的答案，將相應的字母填入題內的括號中）：目前應用最廣泛的硬件描述語言是（）。VHDLVerilogHDL匯編語言C語言HDL語言的英文全稱是（）。HardDesignLanguageHardDescriptionLanguageHardwareDescriptionLanguageHardwareDesignLanguageVerilogHDL與VHDL相比，其最大優點是（）。容易掌握資源豐富易于理解與設計重用便于文檔管理對于特大型（千萬門級以上）的系統級數字電路設計，下列設計語言更為合適的是（）。VerilogHDLVHDL匯編語言C語言下列關于VerilogHDL語言模塊的結構說法錯誤的是（）。VerilogHDL的基本設計單元是模塊一個模塊由兩部分組成，一部分描述接口，另一部分描述邏輯功能每個VerilogHDL程序包括3個主要部分：端口定義，I/O聲明與功能定義VerilogHDL結構位于module與endmodule聲明語句之間下列有關于VerilogHDL模塊的說法錯誤的是（）。模塊的內容可以存在于module與endmodule兩個語句之外模塊可以分為兩種類型：一種是為了讓模塊最終能生成電路的結構，兩一種只是為了測試設計電路的邏輯功能是否正確每個模塊要進行端口定義，并說明它是輸出口還是輸入口，然后對模塊的功能進行描述VerilogHDL程序的書寫格式自由，一行可以寫幾個語句，一個語句也可以分寫多行一模塊的I/O端口說明：“input[7:0]a;”，則關于該端口說法正確的是（）。輸入端口，位寬為8輸出端口，位寬為8輸入端口，位寬為7輸出端口，位寬為7下列關于VerilogHDL語言模塊的端口定義說法錯誤的是（）。模塊的端口表示的是模塊的輸入還是輸出口名在端口的聲明語句中可以進行I/O說明模塊端口聲明了模塊的輸入輸出口，格式為：module模塊名（port1;port2;port3……）;模塊的端口是它與其它模塊聯系端口的標識下列關于VerilogHDL語言模塊的內容說法錯誤的是（）。模塊的內容包括：I/O說明，內部信號聲明與功能定義I/O說明也可以寫在端口聲明語句里內部信號聲明是在模塊內用到的與端口有關的wire類型變量的聲明模塊內最重要的部分是邏輯功能定義部分，有3種方法可在模塊內產生邏輯下列不屬于在模塊中產生邏輯的方法是（）。用“assign”聲明語句用實例元件用“always”塊用“initial”塊下列模塊的例化正確的是（）。Mydesigndesign(sin(sin),sout(sout));Mydesigndesign(.sin(sin),.sout(sout));Mydesigndesign(.sin(sin),.sout(sout););Mydesigndesign(.sin(sin);.sout(sout));下列關于VerilogHDL語言中模塊的例化說法錯誤的是（）。在引用模塊時，有些信號要被輸入到引用模塊中，有些信號要從引用模塊中輸出在引用模塊時，必須嚴格按照模塊定義的端口順序來連接在引用模塊時可以用“.”符號，表明原模塊是定義時規定的端口名，用端口名與被引用模塊的端口相對應，提高程序的可讀性與可移植性在語句“Mydesigndesign(.port1(port1),.port2(port2));”中，被引用的模塊為Mydesign模塊不屬于VerilogHDL中合法標識符的是（）。1_count_countcountcount_1下列VerilogHDL的標識符無語法錯誤的是（）。1_R1_R2COUNT5five$$54RS下列符號中屬于VerilogHDL語言中可以擴展至多行的注釋符是（）。下列VerlagHDL程序塊中，對功能實現不起作用的語句是（）。begin:reg[7:0]tem;/*count=0;tem=rega;*/while(tem)beginif(tem[0])count=count+1;tem=tem>>1;endendreg[7:0]tem;count=0;tem=rega;count=0;tem=rega;下列關于VerilogHDL語言中邏輯數值的說法錯誤的是（）。VerilogHDL語言中有下列四種基本的值：0、1、X、Z。在門的輸入或一個表達式中的為“Z”的值通常解釋成“X”，且x值與z值區分大小寫。VerilogHDL中的四種基本值的解釋都內置于語言中，如一個為z的值總是意味著高阻抗，一個為0的值通常是指邏輯0。VerilogHDL中的常量是由四種基本值組成的。下列關于VerilogHDL語言中邏輯數值“x”與“z”的說法錯誤的是（）。在數字電路中，x代表不定值，z代表高阻值。x可以用來定義十六進制數的4位二進制數的狀態，八進制數的3位，二進制數的1位。z的表示方式同x類似，z還有一種表達方式是可以寫作“？”。“4'b101z”表示位寬為4的二進制數，從低位數起第4位為高阻值。下列關于VerilogHDL語言中常量說法錯誤的是（）。當常量不說明位數時，默認值是16位，每個字母用8位的ASCII值表示。VerilogHDL中有三種類型的常量：整型、實數型、字符串型。下劃線符號“_”可以用在整數或實數中，它們就數量本身沒有意義，但下劃線符號不能用作首字符。字符串是雙引號內的字符序列，字符串不能分成多行書寫。下列VerilogHDL常量說法正確的是（）。4'D24位十進制數4'D-44位十進制數(2+3)'b10五位二進制數32十六進制數下列關于VerilogHDL語言中參數型說法錯誤的是（）。在VerilogHDL中用parameter來定義常量，即用parameter來定義一個標識符代表一個常量，稱為符號常量。采用一個標識符代表一個常量可以提高程序的可讀性與可維護性。parameter是參數型數據的確認符，確認符后跟著一個用逗號分隔開的賦值語句表，在每一賦值語句的左邊必須是一個常數表達式。parameter型數據是一種常數型的數據，其說明格式為：parameter參數名1=表達式,參數名2=表達式,......,參數名n=表達式。下列VerilogHDL語言中參數型數據定義錯誤的是（）。parametermsb=7;//定義參數msb為常量7parametere=25,f=29;//定義兩個常數參數parameterbyte_size=8,byte_size-1=byte_msb;//用常數表達式賦值parameteraverage_delay=(r+f)/2;//用常數表達式賦值下列關于VerilogHDL語言中數據類型綜述，說法錯誤的是（）。VerilogHDL有兩大類數據類型：線網類型、寄存器類型。線網數據類型表示結構實體之間的物理連接，線網類型的變量不能存儲值。寄存器數據類型的關鍵字是reg，通過賦值語句可以改變寄存器存儲的值，其作用與改變觸發器存儲的值相當。如果沒有驅動元件連接到線網，線網的缺省值為X。下列關于VerilogHDL語言中數據類型說法錯誤的是（）。線網類型數據表示Verilog結構化元件間的物理連線，它的值由驅動元件的值決定。寄存器數據類型表示一個抽象的數據存儲單元，它只能在always語句中被賦值。線網類型數據包含不同種類的線網子類型，如：wire型、tri型等。VerilogHDL中存在5種不同的寄存器類型：reg型、integer型、time型、real型與realtime型下列關于VerilogHDL語言中線網類型數據說法錯誤的是（）。線網類型數據表示Verilog結構化元件間的物理連線，它的值由驅動元件的值決定，如果沒有驅動元件連接到線網，線網缺省值為z。簡單的線網類型說明語法為：net_kind[msb:lsb]net1,net2,...,netn;其中net_kind是線網類型名，msb與lsb是用于定義線網范圍的常量表達式。當一個線網有多個驅動器時，即對一個線網有多個賦值時，不同的線網產生的行為相同。wire型數據常用來表示以assign關鍵字指定的組合邏輯信號，Verilog程序模塊中輸入、輸出信號類型默認時自動定義為wire型。下列關于VerilogHDL語言中線網類型數據說法錯誤的是（）。在進行線網類型數據說明時，如果沒有定義線網的范圍，缺省的線網類型為1位。在VerilogHDL中，有可能不必聲明某種線網類型，在這種情況下，缺省線網類型為8位線網。用于連接單元的連線是最常見的線網類型，連線與三態線網語法與語義一致，三態線可以用于描述多個驅動源驅動同一根線的線網類型。線網數據類型包含不同種類的線網子類型，如：wire、tri、wor、trior等。下列關于VerilogHDL語言中寄存器類型數據說法錯誤的是（）。寄存器類型數據表示一個抽象的數據存儲單元，它只能在always語句中被賦值，寄存器類型的變量具有X的缺省值。寄存器類型數據有5種不同的寄存器類型：reg型、integer型、time型、real型與realtime型。寄存器可以取任意長度，寄存器中的值通常被解釋為無符號數。寄存器數據類型reg是最常見的數據類型，使用保留字reg加以說明。下列VerilogHDL語言中寄存器類型數據定義與注釋矛盾的是（）。reg[3:0]sat//sat為4位寄存器regcnt//cnt為1位寄存器reg[0:3]mymem[0:63]//mymem為64個4位寄存器的數組reg[1:5]dig//dig為4位寄存器下列關于非阻塞賦值運算方式（如b<=a;）說法錯誤的是（）。塊結束后才完成賦值操作b的值立刻改變在編寫可綜合模塊時是一種比較常用的賦值方式非阻塞賦值符“<=”與小于等于符“<=”意義完全不同，前者用于賦值操作，后者是關系運算符，用于比較大小。下列關于阻塞賦值運算方式（如b=a;）說法錯誤的是（）。賦值語句執行完后，塊才結束b的值在賦值語句執行完后立刻就改變的在沿觸發的always塊中使用時，綜合后可能會產生意想不到的結果在“always”模塊中的reg型信號都采用此賦值方式下列不屬于VerilogHDL算術運算符的是（）。下列關于VerilogHDL語言中基本的算術運算符說法錯誤的是（）。進行取模運算時，結果值的符號位采用模運算式中第二個數的符號位在除法運算中，結果要略去小數部分，保留整數部分在進行算術運算操作時，如果某一操作數中有不確定的值x，則整個結果也為不定值x在VerilogHDL語言中，算術運算符又稱為二進制運算符下列關于VerilogHDL語言中邏輯運算符說法錯誤的是（）。VerilogHDL語言中邏輯運算符全為二目運算符邏輯運算符中“&&”與“||”的優先級低于關系運算符，“!”高于算術運算符VerilogHDL語言中邏輯運算符包括“&&”，“||”與“!”為提高程序的可讀性，明確表達各運算符間的運算關系，可使用括號邏輯操作符&&的功能是（）。與或非異或在進行關系運算時，如果聲明的關系是假的，則返回值是（）。1不定值0不返回下列關于VerilogHDL語言中關系運算符說法錯誤的是（）。VerilogHDL語言中關系運算符共有4種，即“<”，“>”，“<=”與“>=”進行關系運算時，返回值只能是1或0所有關系運算符優先級相同，均低于算術運算符的優先級語句“a<size-1”等同于語句“a<(size-1)在下列VerilogHDL運算符中，屬于三目運算符的是（）。當a<0時，s的值是（）。assigns=(a>=2)?1:(a<0)?2:0;012其他下列關于VerilogHDL語言的位運算符說法錯誤的是（）。位運算符中除了“~”是單目運算符以外，均為二目運算符。位運算符中的二目運算符要求對兩個操作數的相應位進行運算操作。不同長度的數據進行位運算時，系統會自動地將兩者按左端對齊，位數少的操作數會在相應的高位用0填滿，以使兩個操作數按位進行操作。VerilogHDL提供了取反，按位與，按位或等5種位運算符。執行語句“rega='b1010;rega=~rega;”后，rega的值是（）。'b1010'b0101'b0000'b0001在VerilogHDL語言中的位拼接運算符是（）。下列關于VerilogHDL語言中拼接運算符說法錯誤的是（）。拼接運算符可以將兩個或多個數的某些位拼接起來進行運算操作拼接運算符的使用方法為：{信號1的某幾位，信號2的某幾位，…信號n的某幾位}拼接表達式“{a,b[3:0],w,3’b101}”等同于拼接表達式“{a,b[3],b[2],b[1],b[0],w,1’b1,1’b0,拼接表達式中可以存在沒有指明位數的信號有如下的模塊：moduleshift;reg[3:0]start,result;initial;begin;start=1;result=(start<<2);endendmodule程序運行完畢，result的值是（）。4'b01004'b00106'b0100004'b0000下列關于VerilogHDL語言中移位運算符說法錯誤的是（）。在VerilogHDL語言中有兩種移位運算符：“<<”（左移位運算符）與“>>”（右移位運算符）移位運算符的使用方法是：“a>>n”或“a<<n”，a代表要移位的操作數，n代表要移幾位兩種移位運算符都用0來填補移出的空位如果不限定數值的位數，則表達式“4’b1001>>1”的值為“5程序段如下：wire[3:0]B;regC;assignB=4'b1010;C=&B;則C的值是（）。4'b10104'b00001'b11'b0一元運算符是（）。單目運算符雙目運算符三目運算符無操作數下列關于信號電平事件的控制說法錯誤的是（）。在電平敏感事件控制中，過程語句一直延遲到條件變為真后才執行。電平敏感事件控制的形式為：wait（condition）procedural_statement。過稱語句只有在條件為真時才執行，否則執行后續語句。過程語句是可選的。VerilogHDL程序段如下，說法錯誤的是（）。wait(sum>22)sum=0;wait(dataready)data=bus;wait(preset);在第一條語句中，只有當sum的值大于22時，才對sum清零。在第二條語句中，只有當dataready為真，即dataready值為1時，將bus賦給data。最后一條語句表示延遲至preset變為真（值為1）時，其后續語句方可繼續執行。三條wait語句為順序執行。下列關于信號跳變沿事件的控制說法錯誤的是（）。帶有事件控制的過程語句的執行，需等到指定事件發生。跳變沿觸發事件的控制方式可以為：@eventprocedural_statement，例如：“always@（posedgeclock）curr_state=next_state;”。如果指定的事件未發生，則跳過過程語句，執行后續語句。事件之間也能夠相或以表明“如果有任何事件發生”，例如：@（posedgeclearornegedgereset）。VerilogHDL程序塊如下，說法錯誤的是（）。begin@（negedgereset）count=0;@clazoo=foo;end在第二條語句中，賦值語句只在reset上的負沿執行。第三條語句中，當cla上有事件發生時，foo的值被賦給zoo。當cla的值發生變化時，foo的值被賦給zoo。第一次執行程序時，如果negedgereset事件未發生，則跳過“count=0”下列程序段無語法錯誤的是（）。if(a>b)out1=int1elseout1=int2if(a>b)out1=int1;elseout1=int2if(a>b)out1=int1;elseif(a==b);{out1=int2;}elseout1=int3;if(a>b)beginout1<=int1;out2<=int2;end下面語句中，信號a會被綜合成（）。reg[5:0]a;always@(posedgeclk)if(ss>10)a<=20;elseif(ss>15)a<=30;寄存器鎖存器連線資源其他程序段如下：reg[3:0]result;case(rega)16'd0:result=4'b1000;16'd1:result=4'b1001;16'd2:result=4'b1010;16'd3:result=4'b1011;default:result=4'b0000;endcase如果rega的值為16'b2，則運行程序段后result的值是（）。4'b10104'b10114'b00004'b1000下列有關VerilogHDL語言中case語句的說法，錯誤的是（）。case括弧內的表達式稱為控制表達式，case分支項中的表達式稱為分支表達式。當控制表達式的值與分支表達式的值相等時，就執行分支表達式后面的語句。如果所有的分支表達式的值都沒有與控制表達式的值相匹配，就執行default后面的語句。case語句所有表達式的值的位寬不要求完全相等。下列程序段中無鎖存器的是（）。always@(alord)beginif(al)q<=d;endalways@(alord)beginif(al)q<=d;if(!al)q<=!d;endalways@(alord)beginif(al)q<=d;elseq<=0;endalways@(sel[1:0]oraorb)case(sel[1:0])2'b00:q<=a;2'b11;q<=b;Endcase下列不屬于VerilogHDL中所提供的3種形式的if語句的是（）。if(表達式）語句if(表達式1;表達式2;表達式3）語句1; else語句2;if(表達式1)語句1;elseif(表達式2)語句2;elseif(表達式3)語句3;elseif(表達式m)語句m;else語句n;if(表達式1）語句1;else語句2;下列關于VerilogHDL中repeat語句的說法錯誤的是（）。repeat語句可以連續執行一條語句n次。repeat語句的格式為：repeat（判斷表達式）語句;，或repeat（判斷表達式）begin多條語句end;。如果repeat后表達式的值不確定，即為x或z時，循環次數按零處理。repeat循環語句與重復事件控制不同。VerilogHDL程序段如下，執行后tem的值是（）。parametersize=8;reg[7:0]tem;repeat(size)begintem=tem+1;end0781程序段如下:begin:reg[7:0]tem;count=0;tem=rega;while(tem) begin if(tem[0])count=count+1;tem=tem>>1;endend如果rega的值為8'b10101011，則程序結束后，count的值是（）。4567下列關于VerilogHDL中while語句的說法錯誤的是（）。while循環語句的語法為：while（condition）procedural_statement。while循環語句循環執行過程賦值語句直到指定的條件為假。while循環語句中的過程語句至少會被執行一次。如果條件表達式為x或z，它同樣按0（假）處理。在VerilogHDL語言中，循環語句for(___;___;___)中三個參數依次是（）。循環變量賦初值；循環變量增值；循環結束條件循環變量賦初值；循環結束條件；循環變量增值循環變量增值；循環變量賦初值；循環結束條件循環結束條件；循環變量賦初值；循環變量增值下列關于VerilogHDL中for語句的說法錯誤的是（）。for循環語句的形式為：for(initial_assignment;condition;step_assignment)procedural_statement。如上所列的for循環語句的語法，condition條件表達式指定循環結束的情況，只要條件為真，則跳出循環。如上所列的for循環語句的語法，step_assignment給出要修改的賦值，通常為增大或減小循環變量計數。循環語句按照指定的次數重復執行過程賦值語句若干次。下列有關VerilogHDL語言中循環語句的說法，錯誤的是（）。forever循環語句常用于產生周期性波形，與always語句相同，可以獨立寫在程序中。repeat語句可連續執行一條語句n次，格式為：repeat(表達式)語句;或repeat(表達式)begin多條語句end。while語句可以執行一條語句直到某個條件不滿足，此語句也可能一次不被執行。for語句的一般形式為：for(表達式1;表達式2;表達式3）語句。下列VerilogHDL語言中for循環語句的執行步驟正確的是（）。a給控制循環次數的變量賦初值。b執行一條賦值語句來修正控制循環變量次數的變量的值，然后返回上一步。c判定控制循環的表達式的值，如為假則跳出循環語句，如為真則執行指定的語句后，轉入下一步。abcacbcbacab下列有關任務（task）語句的說法，錯誤的是（）。任務可以支持多種目的，也可以計算多個結果值，這些結果值通過被調用的任務的輸出或總線端口送出。如果傳給任務的變量值與任務完成后接受結果的變量已定義，就可以用一條語句啟動任務，任務完成后控制就傳回啟動過程。任務可以啟動其他的任務，其他的任務又可以啟動別的任務，可以啟動的任務數沒有限制。如果任務內部有定時控制，則啟動的時間必須與控制返回的時間相同。下列有關任務（task）語句的說法，錯誤的是（）。任務定義的形式是：tasktask_id;[declarations]procedural_statementendtask。任務必須存在參數，值通過參數傳入與傳出任務。任務的輸入與輸出在任務開始處聲明，這些輸入與輸出的順序決定了它們在任務調用中的順序。任務調用語句中參數列表必須與任務定義中的輸入、輸出與輸入輸出參數說明的順序匹配。下列有關函數（FUNCTION）語句的說法，錯誤的是（）。函數只能返回一個值，內部可以包含時延與時序控制。函數不可調用其他任務，但可以調用其他函數。函數必須帶有至少一個輸入，在函數中允許沒有輸出或輸入輸出說明。函數定義中聲明的所有局部寄存器都是靜態的，函數中局部寄存器在函數的多個調用之間保持它們的值。在VerilogHDL語言中，下列有關函數（FUNCTION）語句的說法，錯誤的是（）。函數的說明部分可以在模塊說明中的任何位置出現，函數的輸入是由輸入說明指定。如果函數說明部分中沒有指定函數的取值范圍，則其缺省的函數值為1位二進制數。函數的定義蘊含聲明了與函數同名的，函數內部的寄存器，函數的定義把函數返回值所賦值寄存器的名稱初始化為與函數同名的內部變量。函數中必須有輸出或輸入輸出說明。下列有關VerilogHDL語言中task與function說明語句的比較，說法錯誤的是（）。函數只能與主模塊共用同一個仿真時間單位，而任務可以定義自己的仿真時間單位。函數不能啟動任務，而任務能啟動其他任務與函數。函數與任務都至少要有一個輸入變量。函數返回一個值，而任務則不返回值。VerilogHDL語言中task與function說明語句的使用語法如下，錯誤的是（）。任務的定義語法：task<任務名>;<端口及數據類型聲明語句><語句1><語句2>...<語句n>endtask任務的調用語法：<任務名>(端口1;端口2;...;端口n);函數定義的語法：function<返回值的類型或范圍>(函數名);<端口說明語句><變量類型說明語句>begin<語句>...endendfunction函數調用語法：<函數名>（expr1,expr2,...,exprn)下列關于VerilogHDL語言的系統任務$monitor的說法，錯誤的是（）。在任意時刻對于特定的變量可以有多個監控任務被激活。$monitoroff與$monitoron分別可以禁止與使能所有監控任務。任務$monitor提供了監控與輸出參數列表中的表達式或變量值的功能。參數列表中輸出控制格式字符串與輸出表列的規則與$display中的一樣。VerilogHDL程序段如下，則輸出樣本格式正確的是（）。initial$monitor("At%t,D=%d,clk=%d",$time,D,clk);D=x,clk=xAt24,D=x,clk=1At%t,D=%d,clk=%dAt35D=xclk=1下列關于VerilogHDL語言中時間度量系統函數$time的說法錯誤的是（）。$time可以返回一個以64位的整數來表示當前的仿真時刻值。$time顯示時刻不受時間尺度比例的影響。因為$time總是輸出整數，所以在輸出經過尺度比例變換的數字輸出時，要先進行取整。仿真時刻值是以模塊的仿真時間尺度為基準的。在VerilogHDL語言中，有下列程序塊，則輸出是（）。'timescale10ns/1nsmoduletest;regset;parameterp=1.6;initialbegin$monitor($time,,"set=",set);#pset=0;#pset=1;endendmodule0set=x1.6set=03.2set=10set=x2set=03set=10set=01.6set=03.2set=10set=02set=03set=1下列關于VerilogHDL語言中系統任務$finish的說法錯誤的是（）。系統任務$finish的作用是退出仿真器，返回主操作系統，結束仿真過程。$finish可以帶參數，根據參數的值輸出不同的特征信息。如果$finish不帶參數，默認$finish的參數為0。$finish的參數值1可以使系統輸出當前仿真時刻與位置。下列關于VerilogHDL語言中系統任務$finish的說法錯誤的是（）。$finish的作用是退出仿真器，可以帶參數或者省略參數。參數0使系統不輸出任何信息。參數1使系統輸出當前仿真時刻與位置。參數2使系統輸出當前仿真時刻，位置及cpu時間的統計。下列關于VerilogHDL語言中系統任務$stop的說法錯誤的是（）。$stop任務的作用是把EDK工具（例如仿真器）置成暫停模式。使用此任務，在仿真環境下給出一個交互式的命令提示符，將控制權交給用戶。這個任務可以帶有參數表達式。任務帶的參數值越大，輸出的信息越少。下列關于VerilogHDL語言中系統任務$stop的說法錯誤的是（）。該任務的作用是把仿真器置成暫停模式，在仿真環境下將控制權交給用戶。該任務使用是必須帶有參數，否則任務調用失敗。該任務根據參數值給出不同的信息。該任務帶的參數值越大，輸出的信息越多。下列關于VerilogHDL語言中系統任務$readmemb與$readmemh的說法錯誤的是（）。$readmemb與$readmemh用來從文件中讀取數據到存儲器中。這兩個任務只能在仿真開始時刻被執行。被讀取的數據文件中的數字不能包含位寬說明與格式說明。被讀取的數據文件的內容只能包含：空白位置、注釋行、二進制或十六進制的數字。下列關于VerilogHDL語言中系統任務$readmemb與$readmemh的說法錯誤的是（）。對于$readmemb系統任務，每個數字必須是十六進制，對于$readmemh系統任務，每個數字必須是二進制數字。文件中的數字必須用空白位置或注釋行來分隔開。數字中不定值x、高阻值z，與下劃線“_”的使用方法及代表的意義與一般VerilogHDL程序中的用法及意義相同。當數據文件被讀取時，每個被讀取的數字都被存放到地址連續的存儲器單元中去。下列關于VerilogHDL語言中系統任務$random的說法錯誤的是（）。此系統函數提供了一個產生隨機數的手段。當函數被調用時返回一個32位的無符號的整型數。利用這個系統函數可以產生隨機脈沖序列或寬度隨機的脈沖序列，以用于電路測試。$random一般的用法是：$random%b,其中b>0。VerilogHDL語句“reg[23:0]rand;rand=$random%60;”，則產生的隨機數范圍是（）。-59~590~59-60~600~60下列關于VerilogHDL語言中宏定義`define語句的說法錯誤的是（）。宏定義`define語句的作用是用一個指定的標識符（即名字）來代表一個字符串。一般形式為：`define標識符（宏名）字符串（宏內容）。宏名只能使用大寫字母來表示。`define命令可以出現在模塊定義里面，也可以出現在模塊定義外面。下列VerilogHDL程序塊，進過宏展開后，assign語句是()。moduletest;rega,b,c;wireout;`defineaaa+b`defineccc+`aaassignout=`cc;assignout