1DigitalLogicDesignandApplication

ReviewandExerciseUESTC,Spring2010Chapter2

Numbersystemandcode2掌握：十進制、二進制、八進制和十六進制數(shù)的表示方法以及它們之間的相互轉(zhuǎn)換、二進制數(shù)的運算；符號數(shù)的表達：符號-數(shù)值碼（Signed-MagnitudeSystem、原碼），二進制補碼(two'scomplement，補碼)、二進制反碼（ones'complement,反碼）表示以及它們之間的相互轉(zhuǎn)換；符號數(shù)的運算；溢出的概念。掌握：其他信息的編碼表達：BCD碼（BinaryCodesforDecimalnumbers）、n中取1碼（獨熱碼）、格雷碼（Graycode）的特點及其與二進制數(shù)之間的轉(zhuǎn)換關(guān)系；了解：模擬信息的數(shù)字表達：A/D轉(zhuǎn)換的基本概念；了解：字符的代碼表示，二進制代碼在狀態(tài)、條件等的表示方面的應(yīng)用；ExerciseforChap.23Iftheinputis10000000ofan8bitDAC,thecorrespondingoutputis5v.Thenaninputis00000001totheDAC,thecorrespondingoutputis

V;ifaninputis10001000,thecorrespondingDACoutputis

V.5/128(0.0391)5.3125[1776]8=(

)16=()2=

()Gray

3FE11111111101000000001IfX’ssigned-magnituderepresentationXSMis（110101）2,thenit’s8-bittwo’scomplementrepresentationX2’sCOMPis(),and(–X)’s8-bitcomplementrepresentation(–X)2’sCOMPis()2.

1110101100010101

原碼到原碼的擴展：符號位后添0；補碼到補碼的擴展：符號位后填符號位。

ExerciseforChap.24Ifnumber[A]two’s-complement=11011001and[B]two’s-complement=10011101,calculate[-A-B]two’s-complement,[-A+B]two’s-complementandindicatewhetherornotoverflowoccurs.[-A-B]two’s-complement=[

],overflow:[

][-A+B]two’s-complement=[

],overflow:[]10001010yes11000100no(365)10=()8421BCD001101100101異號數(shù)相加絕不會發(fā)生溢出；同好數(shù)相加得到異號結(jié)果，發(fā)生溢出

。Chap.3DigitalCircuits5掌握：CMOS邏輯電平和噪聲容限；CMOS邏輯基本門的電路結(jié)構(gòu);理解：CMOS邏輯電路的穩(wěn)態(tài)和動態(tài)電氣特性；理解：特殊的輸入輸出電路結(jié)構(gòu);了解：利用仿真軟件對CMOS基本邏輯門的靜態(tài)特性和動態(tài)特性進行仿真。了解：作為電子開關(guān)運用的二極管、雙極型晶體管、MOS場效應(yīng)管的工作方式；了解：其他類型的邏輯電路：TTL,ECL等；了解：不同類型、不同工作電壓的邏輯電路的輸入輸出邏輯電平規(guī)范值以及它們之間的連接配合的問題。電路成本、速度與基本電路規(guī)模的關(guān)系。ExerciseforChap.36AparticularSchmitt-triggerinverterhasVILmax=0.7V,VIHmin=2.1V,VT+=1.7V,andVT-=1.3V,VOLmax=0.3V,VOHmin=2.7V.ThentheDCnoisemarginintheHIGHstateis(),thehysteresisis().

ACMOSgatecircuitisshownasFig4.Thefunctionexpressionforthecircuitis().A)(AB+BC)’ B)(AC+BC)’C)(AB+AC)’ D)AB+AC0.6V0.4VC整體設(shè)計的CMOS邏輯電路消耗晶體管更少，結(jié)構(gòu)更簡單。ExerciseforChap.37TheINVERTERandAND-OR-INVERTERcircuitsareshownasFig.4(a),(b)respectively,whichconclusionbelowiscorrect?(

)A)Thedelaybetweeninputandoutputof(a)circuitismuchlessthan(b)circuit.B)Thedelaybetweeninputandoutputof(a)circuitismuchgreaterthan(b)circuit.C)Thedelaybetweeninputandoutputof(a)circuitisaboutsameas(b)circuit.D)Thedelayrelationshipbetweencircuit(a)and(b)isuncertainty.Fig.4(a)Fig.4(b)C整體設(shè)計的CMOS邏輯電路時延更小。8第四章大綱要求（1）掌握:邏輯代數(shù)的公理、定理，正負(fù)邏輯的概念與對偶關(guān)系、反演關(guān)系、香農(nóng)展開定理，以及在邏輯代數(shù)化簡時的作用；

掌握:邏輯函數(shù)的表達形式：積之和與和之積標(biāo)準(zhǔn)型、真值表、卡諾圖、最小邏輯表達式之間的關(guān)系；掌握:組合電路的分析：窮舉法和代數(shù)法；卡諾圖化簡方法；9第四章大綱要求（2）掌握:組合電路的綜合過程：將功能敘述表達為組合邏輯函數(shù)的表達形式、使用與非門、或非門表達的邏輯函數(shù)表達式、邏輯函數(shù)的最簡表達形式及綜合設(shè)計的其他問題：無關(guān)項(don’t-careterms)的處理。理解：邏輯函數(shù)表達式的基本化簡方法—函數(shù)化簡方法；多輸出(multiple-output)邏輯化簡的方法和定時冒險（timinghazards）問題。10第四章大綱要求（3）了解：組合邏輯電路和時序邏輯電路的基本概念；邏輯代數(shù)化簡時的幾個概念：蘊含項（implicant）、主蘊含項（primeimplicant）、奇異“1”單元（distinguished1-cell)、質(zhì)主蘊含項(essentialprimeimplicant);五變量及以上邏輯函數(shù)卡諾圖化簡方法；了解：開集（on-set）、閉集(off-set)的概念；ExerciseforChap.411IfapositivelogicfunctionexpressionisF=AC’+B’C(D+E)，thenthenegativelogicfunctionexpression

.F=((A+C’)(B’+(C+DE)))TheunusedCMOSNANDgateinputinFig.1shouldbetiedtologic().

1若要將一異或門當(dāng)作反相器（非門）使用，則輸入端A、B端的連接方式是（

）。A.A或B中有一個接“0”B.A或B中有一個接“1”C.A和B并聯(lián)使用D.不能實現(xiàn)BExerciseforChap.412Whatisthedualitylogicfunctionofthelogicfunction:F=∑ABC(0,3,5,7)（

）A) B)C) D)CForaNANDgateinpositivelogic,ifnegativelogicisadopted，thenNANDgatewillbechangedto（

）。

A).NXORgateB).NANDgateC).ORgateD).NORgateD對偶現(xiàn)象來源于從真實世界到邏輯世界抽象過程的不唯一性；具有對偶關(guān)系的邏輯函數(shù)（操作）實現(xiàn)

相同的物理過程。補充知識forChap.4任意函數(shù)的真值表表達為一種通用的形式13

補充知識forChap.4一個n變量的函數(shù)可以通過降維將真值表或K-map中的輸入變量減少。降維的過程不唯一，可以挑選任意一個變量進行降維。降維的方法是令其他n-1個變量遍取2n-1種輸入組合，將函數(shù)表示為被挑選來“消除”的變量的函數(shù)形式。降維的過程可以循環(huán)（迭代）下去，直到降到1維；降維的邏輯代數(shù)原理是香農(nóng)展開定理。14補充知識forChap.415令WXY遍取23種輸入組合，將F表示為Z的函數(shù)，達到減少1個輸入變量的目的。F=(W,X,Y,Z)(0,1,3,7,9,13,14)=W’X’Y’Z’+W’X’Y’Z+W’X’YZ+W’XYZ++WX’Y’Z+WXY’Z+WXYZ’補充知識forChap.416F=(W,X,Y,Z)(0,1,3,7,9,13,14)令WX遍取22種輸入組合，計算F的取值。將F表示為Y和Z的函數(shù)，達到降2維的目的。17第六章大綱要求（1）掌握：譯碼器、編碼器、多路選擇器、異或門、比較器、全加器等常用中規(guī)模集成電路（MSI）邏輯器件的功能及其工作原理；利用基本的邏輯門和已有的中規(guī)模集成電路（MSI）邏輯器件如譯碼器、編碼器、多路選擇器、異或門、比較器、全加器、三態(tài)器件等作為設(shè)計的基本元素完成更為復(fù)雜的組合邏輯電路設(shè)計的方法；18第六章大綱要求（2）了解：等效門符號（摩根定理）（EquivalentGateSymbolsundertheGeneralizedDemorgan’sTheorem）；信號名和有效電平（SignalNameandActiveLevels)；“圈到圈”的邏輯設(shè)計（Bubble-to-BubbleLogicDesign）；電路定時(CircuitTiming)；ParityCircuit(奇偶校驗電路)的原理、應(yīng)用；文檔標(biāo)準(zhǔn)。利用硬件描述語言（Verilog語言）進行組合邏輯電路基本功能單元及大中型組合邏輯電路的設(shè)計、仿真。MSI列表19

類別典型芯片功能說明譯碼器/數(shù)據(jù)分配器74X1383-8譯碼器/1輸入8輸出數(shù)據(jù)分配器編碼器74X1488輸入優(yōu)先編碼器數(shù)據(jù)選擇器/多路復(fù)用器74X15774X1512輸入

4-bitMUX8輸入1-bitMUX三態(tài)器件74X54174X2458三態(tài)緩沖器;8三態(tài)收發(fā)器比較器74X8574X6824位數(shù)值比較器

8位數(shù)值比較器奇偶校驗器74X2809位奇偶校驗發(fā)生器全加器74X2834位二進制先行進位加法器ALU74X1384位算術(shù)邏輯單元MSI使用總結(jié)根據(jù)輸入輸出關(guān)系判定使用MSI的類型；基本MSI的擴展根據(jù)輸入/輸出的個數(shù)決定所需MSI的片數(shù)；低階數(shù)據(jù)輸入用于完成片內(nèi)相應(yīng)基本功能；高階數(shù)據(jù)輸入用于構(gòu)成片選信號（使能）；具有使能輸入端口的芯片往往進行串行擴展；確定邊界輸入/輸出20ExerciseforChap.621Acircuitisconsistedbyonechipof74X138andonenandgateThelogicalfunctionF(U,V,W,X,Y)=（

）.A).V’YΠUWX（0,1,2,3,5,6,7）

B).V’YΣUWX（1,2,3,4,5,6,7）

C).V’Y(U’+W+X)D).VY(U’+W+X)

CExerciseforChap.622Apriorityencoder74LS148’sinputis:I0-L,I1-L,I2-L,I3-L,I4-L,I5-L,I6-L,I7-L，outputisY2-L,Y1-L,Y0-L.Theinputsandoutputareallactive-low.Whenactive-lowenableinputS_L=0,andI2-L=I4-L=I5-L=0,thenY2-L,Y1-L,Y0-Lis(

).A)110 B)010 C)001 D)101ThecircuitshowninFig.5realizealogicfunctionFaboutinputvariableW,X,Y.Then,theFis:() A)F=B)F=C)F=D)F=

Fig.5BAQuiz：有沒有簡便方法用‘151實現(xiàn)FExerciseforChap.623F=ΣW,x,y,z（0,1,3,7,9,13,14）0000000100110111100111011110F=0000000100110111100111011110w,x,y,zw,x,y,z=mi四變量mi三變量m0

·zm0·z’m1·zm3·zm4·zm6·zm7·z’mi`Diw,x,y24ExerciseforChap.6Example1:AnalysisExample2:MultiplicationcircuitExample3:IdentifybloodgroupExample4:SubtractorsExample5:BCDExcess-3Example6:Adder,BCD+BCDExample7:Analysis25B3B2B1B0G3G2G1G0解：1、寫表達式2、列真值表3、分析功能0000000100100011010001010110011110001001101010111100110111101111B3B2B1B0G3G2G1G0000000010011G3=B3G2=B3B2G1=B2B1G0=B1B0二進制碼至格雷碼的轉(zhuǎn)換電路0010011001110101010011001101111111101010101110011000Example1.Analysis26Exp2.Designa2-bitmultiplicator0000000001010101101010101111111100011011000110110001101100011011X1X0Y1Y00000000000000000000000010010001100000010010001100000001101101001P3P2P1P01.Truthtable

inputs:X1X0,Y1Y0

outputs:P3P2P1P0

P3=X1·X0·Y1·Y0Y1Y0X1X0000111

1000011110P21112.Usinggates

minimize,usingK-map

notice:multiple-output

3.CircuitManipulations27Y1Y0X1X0000111

1000011110P2111P3=X1·X0·Y1·Y0Y1Y0X1X0000111

10000111100111111111111111Y1Y0X1X0000111

10000111101111P2=X1·Y1·(X1·X0·Y1·Y0)’=X1·Y1·P3’P2=X1·X0’·Y1+X1·Y1·Y0’28Y1Y0X1X0000111

1000011110P1111111Y1Y0X1X0000111

1000011110P01111P1=X1·Y0·P3’+X0·Y1·P3’P0=X0·Y01Y1Y0X1X0000111

1000011110P21111P3=X1·X0·Y1·Y0P2=X1·Y1·P3’29比較：按多輸出化簡（黑色）按單個卡諾圖化簡（藍色）P3=X1·

X0·

Y1·

Y0P2=X1·X0’·Y1+X1·Y1·Y0’P1=X1·Y1’·Y0+X1·X0’·Y0+

X0·Y1·Y0’

+X1’·X0·Y1P0=X0·

Y0P3=X1·X0·Y1·Y0P2=X1·Y1·P3’P1=X1·Y0·P3’+X0·Y1·P3’P0=X0·Y0QUiZ：用MSI實現(xiàn)？Exp2.Designa2-bitmultiplicator300000000001010101101010101111111100011011000110110001101100011011X1X0Y1Y00000000000000000000000010010001100000010010001100000001101101001P3P2P1P0用譯碼器實現(xiàn)：——直接表示為標(biāo)準(zhǔn)和形式P3=m15P2=m10+m11+m14P1=m6+m7+m9+m11 +m13+m14P0=m5+m7+m13+m15需要2片74X138或一片4-16譯碼器Exp2.Designa2-bitmultiplicator31y0y1X0X1EN_L+5VP3=m15P2=m10+m11+m14P1=m6+m7+m9+m11 +m13+m14P0=m5+m7+m13+m15D0_LD15_LY0Y7ABCG1G2AG2BY7ABCG1G2AG2BU1U2Y6Y5Y3Y2Y1Y5Y6D7_LP3P2P0P132Example3.Designacircuittoidentifybloodgroup設(shè)計邏輯電路判斷輸血者與受血者的血型是否符合規(guī)定。

人的血型有A,B,AB,O四種，輸血者與受血者的血型必須符合下面的關(guān)系。ABABOABABO輸血者受血者1.Fromlogicdescriptiontotruthtableinputs:X1X0,對應(yīng)輸血者的血型

Y1Y0,對應(yīng)受血者的血型A00,B01,AB10,O11

outputs:F,符合規(guī)定為1

000000

01001000110100X1X0Y1Y0F101002.Usinggates

minimization,K-mapThink:usingdecoder

usingmultiplexers33Example4.Designasubtractors

方法一：利用真值表化簡二進制減法表（P22表2-3）D=XYBI

BO=X’·Y+X’·BI+Y·BI

方法二：利用加法器設(shè)計減法器（X－Y）相當(dāng)于（X＋Y補）對Y求補：逐位求反＋11XYCICOSXYCICOSXYCICOSB_LD0D1DnX0Y0X1Y1XnYn34Example5.DesignaBCD-to-Excess3conversioncircuit方法一：利用基本門電路（SSI）實現(xiàn)1、列真值表001101000101011001111000100110101011110000000001001000110100010101100111100010011010……1111X3~X0F3~F0d2、卡諾圖化簡（多輸出函數(shù)）3、電路處理，得到電路圖

“與-或”式“與非-與非”式

“或-與”式“或非-或非”式方法二：利用中規(guī)模集成電路MSI實現(xiàn)

器件選擇（譯碼器or多路復(fù)用器??）

——

譯碼器實現(xiàn)多輸出函數(shù)思考：有沒有更好的方法？？？35Example5.DesignaBCD-to-Excess3conversioncircuit一個更好的方法：余3碼＝BCD碼＋3——利用加法器（MSI）實現(xiàn)A0A1A2A3B0B1B2B3C0S0S1S2S3C474x283X0X1X2X3F0F1F2F3VCC110036X1X0X3X2000111

1000011110F311111ddddddX1X0X3X2000111

1000011110F211111ddddddX1X0X3X2000111

1000011110F111111ddddddX1X0X3X2000111

1000011110F011111dddddd