課程設計任務書學生： 王帥軍 專業班級： 電子1103班指導教師： 封小鈺 工作單位： 信息工程學院題 目:CMOS異或門初始條件：計算機、ORCAD軟件、L-EDIT軟件要求完成的主要任務 :（包括課程設計工作量及其技術要求，以及說明書撰寫等具體要求）1、課程設計工作量：2周2、技術要求：1）學習ORCAD和L-EDIT軟件。2）設計一個CMOS異或門電路。3）利用ORCAD和L-EDIT軟件對該電路進行系統設計、電路設計和版圖設計，并進行相應的設計、模擬和仿真工作。3、查閱至少5篇參考文獻。按《理工大學課程設計工作規》要求撰寫設計報告書。全文用A4紙打印，圖紙應符合繪圖規。時間安排：布置課程設計任務、選題；講解課程設計具體實施計劃與課程設計報告格式的要求；課程設計答疑事項。學習ORCAD和L-EDIT軟件，查閱相關資料，復習所設計容的基本理論知識。對CMOS異或門電路進行設計仿真工作，完成課設報告的撰寫。提交課程設計報告，進行答辯。指導教師簽名： 年 月 日系主任（或責任教師）簽名： 年 月 日目錄摘要 ..............................................................................................................................................Abstract ........................................................................................................................................1緒論 02異或門介紹 13仿真電路設計 23.1ORCAD軟件介紹 23.2仿真電路原理圖 33.3仿真分析 44版圖設計 74.1L-EDIT軟件介紹 74.2版圖繪制 74.3CMOS異或門版圖DRC檢查 95心得體會 10參考文獻 11附錄 113摘要性能優越的異或門是實現各種運算集成電路的基礎，可廣泛應用于全加器，乘法器和算術邏輯單元等電路中。CMOS集成電路由于工藝技術的進步以及功耗低、 穩定性高、抗干擾性強、噪聲容限大、可適應較寬的環境溫度和電源電壓等一系列的優點，成為現在IC設計的主流技術。本文首先介紹了 CMOS異或門電路，緊接著介紹了ORCAD軟件，并利用此軟件搭建了仿真電路圖，對電路進行了仿真分析。最后介紹了 L-EDIT軟件，并利用此軟件繪制了該電路的版圖。關鍵詞：CMOS異或門；ORCAD；L-EDIT；版圖AbstractThesuperiorperformanceofxorgateistoachieveavarietyofoperations,thebasisoftheintegratedcircuitcanbewidelyusedbyfulladder,multiplierandthearithmeticlogicunitandsooninthecircuit.CMOSintegratedcircuitduetotheprogressoftechnologyandlowpowerconsumption,highstability,stronganti-interference,bignoisetolerance,canadapttoawideenvironmenttemperatureandsupplyvoltageandsoonaseriesofadvantages,andisnowthemainstreamtechnologyofICdesign.ThisarticlefirstintroducestheCMOSxorgate,andthenintroducestheORCADsoftware,circuitdiagram,andusethissoftwaretobuildthesimulationofcircuitsimulationanalysis.FinallyL-EDITsoftwareisintroduced,andtheuseofthissoftwaretodrawthecircuitofthelandscape.Keywords:CMOSxorgate;ORCAD;L-EDIT;landscape緒論異或門是數字邏輯中實現邏輯異或的邏輯門。有多個輸入端、 1個輸出端，多輸入異或門可由2輸入異或門構成。若兩個輸入的電平相異，則輸出為高電平 1；若兩個輸入的電平相同，則輸出為低電平 0。亦即，如果兩個輸入不同，則異或門輸出高電平。雖然異或不是開關代數的基本運算之一， 但是在實際運用中相當普遍地使用分立的異或門。大多數開關技術不能直接實現異或功能，而是使用多個門設計。異或門能實現模為的加法，因此，異或門可以實現計算機中的二進制加法。半加器就是由異或門和與門組成的。CMOS集成電路采用場效應管，且都是互補結構，工作時兩個串聯的場效應管總是處于一個管導通，另一個管截止的狀態，電路靜態功耗理論上為零。實際上，由于存在漏電流，CMOS電路尚有微量靜態功耗。單個門電路的功耗典型值僅為 20mW，動態功耗（在1MHz工作頻率時）也僅為幾mW。CMOS集成電路供電簡單，供電電源體積小，基本上不需穩壓。CMOS集成電路由于工藝技術的進步以及功耗低、穩定性高、抗干擾性強、噪聲容限大、可等比例縮小、以及可適應較寬的環境溫度和電源電壓等一系列優點，成為現在 IC設計的主流技術。在CMOS集成電路設計中，異或電路的設計與應用是非常重要的。 IC設計者可以根據芯片的不同功能和要求采用各種不同結構的異或電路，從而實現電路的最優化設計。CMOS異或門的版圖設計是集成電路設計中的一個重要單元， 它的復雜度與功耗密切相關，越復雜功耗就越大。如何在保持高性能的情況下減小芯片面積和功耗，無疑是設計的關鍵，這要求設計者對芯片的重要部件進行各方面的優化。異或門介紹異或運算是實際中比較常用的邏輯運算，兩個變量進行異或運算，其規則為變量的值同為1或0，結果為0，兩個變量的取值相反則結果為1。異或運算的真值表如表2.1所示。表2.1異或運算真值表A B

Y A B000011101110根據表2-1，可得異或運算的邏輯關系表達式為YABABAB(1)異或門的邏輯運算符號如圖 2.1所示圖2.1異或門邏輯符號性能優越的異或門是實現各種運算集成電路的基礎，可廣泛應用于全加器，乘法器和算術邏輯單元等電路中。用 CMOS靜態邏輯電路設計的異或門電路具有功耗低，結構簡單可靠，工作速度快等優點，成為大規模集成電路芯片設計中最重要的單元電路之一。仿真電路設計3.1ORCAD軟件介紹OrCADPspice為美國OrCAD公司在1998年與Microsim公司合并之后，將其Pspice整合到原先OrCAD系統（包含"電路圖輸入"的OrCADCapture、"印刷電路板布局"的OrCADLayout及"可編程邏輯（ProgrammableLogic）電路合成"的OrCADExerpss）的一套計算機輔助電路分析軟件。2000年，OrCAD公司被益華計算機（CadenceDesignSystem,Inc.）收購，并推出OrCAD9.21。在2003年，推出OrCAD10.0。在2005年，進一步與益華計算機的PCB設計軟件Allegro15.5一起推廣給客戶，故版本直接跳到15.5。在2009年，OrCAD正式推出功能增強的 16.3版本，目前作為益華計算機入門級的計算機輔助電路分析軟件推廣給客戶使用。OrCAD是一套在個人電腦的電子設計自動化套裝軟件，專門用來讓電子工程師設計電路圖及相關圖表，設計印刷電路板所用的印刷圖，及電路的模擬之用。早在工作于DOS環境的ORCAD4.0，它就集成了電路原理圖繪制、印制電路板設計、數字電路仿真、可編程邏輯器件設計等功能，而且它的界面友好且直觀，它的元器件庫也是所有EDA軟件中最豐富的，在世界上它一直是 EDA軟件中的首選。ORCAD公司在2000年七月與CADENCE公司合并后，更成為世界上最強大的開發EDA軟件的公司，它的產品ORCAD世紀集成版工作于WINDOWS95與WINDOWSNT環境下，集成了電原理圖繪制，印制電路板設計、模擬與數字電路混合仿真等功能，它的電路仿真的元器件庫更達到了8500個，收入了幾乎所有的通用型電子元器件模塊。OrCADCapture與OrCADPCBEditor的無縫數據連接，可以很容易實現物理

PCB的設計；與CadencePSpiceA/D高度集成，可以實現電路的數模混合信號仿真。

OrCADCaptureCIS在原理圖輸入基礎上，加入了強大的元件信息系統， 可用于創建、跟蹤和認證元件，便于優選庫和已有元件庫的重用。圖形化、平面化和層次化設計能力提高了原理圖設計效率，集中管理物料編號和器件信息，可進行數據流程、封裝以及互聯的在線設計規則檢查，這種簡單的原理圖輸入技術讓設計師能夠更好的發揮他們的創造力，專注于電路設計，而不是忙碌于工具層面的操作。3.2仿真電路原理圖利用組合邏輯關系，在OrCADCaptureCIS中繪制的仿真電路原理圖如圖3.1所示。VCC_BARVCC_BARVCC_BARMbreakPMbreakPMbreakPM1M2M4V1=5VV1M7MbreakPMbreakPV2=0VTD=0uTR=0.01uM3M5TF=0.01uMbreakNPW=5uPER=10u00VoutVCC_BARVCC_BARV3MbreakP5VdcM9M110M6MbreakNMbreakNV1=5VV2M8M10M12V2=0VTD=0uTR=0.01uTF=0.01uMbreakNMbreakNMbreakNPW=48uPER=100u0000圖3.1CMOS異或門電路圖在該電路中，PMOS和NMOS呈現對稱狀態，PMOS組成上拉通路，NMOS組成下拉通路。各個MOS管的狀態和Vout輸出隨著V1和V2的變化狀態如表3.1所示（“高”指高電平，“低”指低電平）。表3.1MOS管及Vout狀態轉換圖V1V2通斷Vout低低M1，M3，M5，M6，M11，M12M2，M4，M7，M8，M9，M10低低高M1，M5，M8，M10，M11，M12M2，M3，M4，M6，M7，M9高高低M2，M3，M6，M7，M9，M12M1，M4，M5，M8，M10，M11高高高M2，M4，M7，M8，M9，M10M1，M3，M5，M6，M11，M12低3.3仿真分析為驗證此異或門的正確性，需要進行仿真以驗證它的正確性。新建仿真文檔 gate1，先進行偏置點仿真設置，如圖 3.2所示。電路圖中各偏置點電壓，電流和功耗情況如圖3.3所示。圖3.2偏置電壓仿真設置圖3.3各偏置點電壓，電流和功耗情況從圖3.3可以看出各個MOS管的導通電壓在nV級，截止電流僅為pA級，靜態功耗為在pW級以下，電路靜態功耗很小。各處的電壓、電流和功耗值均在正常圍，單從偏置點情況來看，電路工作正常。然后再進行時域仿真，參數設置如圖3.4所示。其中設置運行時間為100us，最大步進為1us。圖3.4時域仿真設置然后運行仿真，其中激勵源 V1的波形圖如圖 3.5所示。圖3.5激勵源V1波形圖激勵源V2的波形圖如圖3.6所示。圖

3.6

激勵源

V2

波形圖Vout仿真輸出及輸入波形對比圖如圖

3.7所示。圖3.7Vout仿真輸出及輸入波形對比圖由圖示波形可以看出，激勵源的波形具有一般性，而且 V1，V2和Vout的波形圖滿足異或運算關系。經過測試，當兩個輸入端信號同時變化時，會產生過渡干擾脈沖。可加入濾波電路，選通信號或者增加冗余項，以避免過渡干擾脈沖的影響。增加冗余項適用圍有限，加濾波電路是實驗調試階段常采取的應急措施，加選通信號則是行之有效的方法。目前許多 MSI器件都備有使能端，為加選通信號消除毛刺提供了使用上的方便。因此本電路在產品階段可采取加入選通信號的措施以避免不良影響。 本次設計的異或門電路是完全正確的。版圖設計4.1L-EDIT軟件介紹L-Edit是Tanner公司的全定制版圖編輯工具。它具有速度快、功能強、使用方便和分層設計的特點。L-Edit對掩膜版層數、分層數和單元數沒有限制，基本圖形有矩形、多邊形、圓、線和標注等，并可處理90°、45°和任意角；用戶可以設置調色板、線型、放大和縮小；輸入輸出有TDB、CIF和GDSII三種格式；可在繪圖機和普通打印機上實現輸出硬拷貝。另外L-Edit將TannerTools中除NetTran、GateSim和LVS之外的其它所有功能集成在自己的環境中，包括SPR（自動布局布線）、DRC（版圖幾何規則檢查）、Extract（版圖參數提取）和CSV（Cross-SectionViewer，版圖橫截面觀察）等。L-Edit為核心的集成電路版圖編輯與自動布圖布線模塊，包括集成電路版圖編輯器L-Edit和用于版圖檢查的網表比較器LVS等模塊，L-Edit本身又嵌入設計規則檢查DRC、提供用戶二次開發用的編輯界面UPI、標準版圖單元庫及自動布圖布線SPR、器件剖面觀察器CrossSectionViewer、版圖的SPICE網表和版圖參數提取器Extract(LPE)等等，網表比較器LVS則用于把由L-Edit生成的版圖反向提取的SPC網表和由S-Edit設計的邏輯電路圖輸出的SPC網表進行比較實現版圖檢查、對照分析。L-Edit除了擁有自己的中間圖形數據格式（TDB格式）外，還提供了兩種最常用的集成電路版圖數據傳遞格式CIF格式和GDSII格式）的輸入、輸出功能，可以非常方便地在不同的集成電路設計軟件之間交換圖形數據文件或把圖形數據文件傳遞給光掩模制造系統。4.2版圖繪制根據本次 CMOS異或門的設計任務，可以進行分層次設計繪制版圖，需要先把NMOS管和PMOS管cell單元繪制出來，然后再把CMOS反相器和需要用到的派生CMOS結構繪制出來，最后利用這些cell單元進行連接，把CMOS異或門的版圖畫出來，完成本次版圖設計任務。在L-EDIT的使用中需要注意L-EDIT的編輯環境是預設在P型基板上的，故在P基板上繪制PMOS的第一步是作出NWELL區，即需要預設N阱區；各個圖層的繪制無先后順序；要及時進行

DRC

檢查以排除錯誤，繪制每一個圖層都要及時進行

DRC

檢查。NMOS器件的版圖如圖4.1所示。圖4.1NMOS器件版圖PMOS器件的版圖如圖 4.2所示。圖4.2PMOS器件版圖CMOS反相器的版圖如圖 4.3所示圖4.3CMOS反相器版圖4.3CMOS異或門版圖DRC檢查將繪制的cell單元的版圖進行組合，技術設定為 MOSIS/ORBIT2.0USCNADesignRules，并進行各層的最終連接，便可得到 CMOS異或門的版圖，在各層的繪制過程中都要及時進行DRC檢查，最終的 DRC檢查結果如圖4.4所示。圖4.4CMOS異或門版圖DRC檢查由圖4.4可以看出，CMOS異或門版圖無DRC錯誤。至此，便完成了 CMOS異或門版圖的制作。心得體會在本次課程設計過程中，我所做的是“CMOS異或門電路”這一課題，通過認真的學習，成功