1、八位序列檢測器設計摘要：序列檢測器多用于通信系統(tǒng)中對禁用碼的檢測，或者是對所需信號的提取，即一旦檢測到所需信號就輸出高電平，這在數字通信領域有廣泛的應運。本文介紹了一種采用單片PGA芯片進行脈沖序列檢測器的設計方法，主要闡述如何使用新興的EDA器件取代傳統(tǒng)的電子設計方法，利用FPGA的可編程性，簡潔而又多變的設計方法，縮短了研發(fā)周期，同時使設計的電路體積更小功能更強大。本次課程設計設計出能夠檢測序列“11010011”的序列檢測器，并以此來描述序列檢測器的設計過程和基于FPGA的軟件仿真。最后通過QuartusII的波形輸出對設計方案進行檢測，在硬件調試經檢測輸出正確設計符合要求。關鍵詞：VH

2、DL序列檢測QuartusIIFPGAAbstract:Sequencedetectorsystemusedforcommunicationonthedetectioncodedisabled,oristheextractionofthedesiredsignal,thatis,oncedetected,therequiredhighoutputsignal,whichinthebroadfieldofdigitalcommunicationstobetransported.ThispaperpresentsasingleFPGAchipwiththedetectorpulsesequence

3、designmethod,mainlyonhowtousenewdevicetoreplacethetraditionalEDAelectronicdesign,theuseofFPGAsprogrammability,conciseandchangingthedesignmethodshortensthedevelopmentcycle,whileallowingsmallercircuitdesignandmorepowerful.Thecurriculumisdesignedtodetectsequence11010011sequencedetectors,anddetectorinor

4、dertodescribethesequenceofthedesignprocessandFPGA-basedsoftwaresimulation.Finally,theoutputofthewaveformQuartusIIdesigntesting,debuggingthehardwaredesignhasbeentestedandmeettherequirementsofthecorrectoutput.FPGAKeywords:VHDLSequencedetectionQuartusIIFPGATOC o 1-5 h z1前言1 HYPERLINK l bookmark6 1.1課題設

5、計背景1 HYPERLINK l bookmark10 .總體方案設計2 HYPERLINK l bookmark12 方案比較2 HYPERLINK l bookmark14 兩種方案的論證與比較3 HYPERLINK l bookmark16 .單元模塊設計4 HYPERLINK l bookmark18 序列信號發(fā)生器4 HYPERLINK l bookmark20 序列檢測器6 HYPERLINK l bookmark22 計數器7 HYPERLINK l bookmark24 頂層文件設計8 HYPERLINK l bookmark26 系統(tǒng)調試與驗證9 HYPERLINK l bo

6、okmark28 待測序列的輸入9 HYPERLINK l bookmark38 時序仿真11 HYPERLINK l bookmark40 結果分析12 HYPERLINK l bookmark42 5總結與體會13 HYPERLINK l bookmark44 6辭謝14 HYPERLINK l bookmark46 7參考文獻15r,、乙、1刖言課題設計背景隨著數字通信的廣泛應用，可編程邏輯器件容量、功能的不斷擴大,集成電路的設計已經進入片上系統(tǒng)(SOC)和專用集成電路(ASIC)的時代。由于硬件描述語言VHDL可讀性、可移植性、支持對大規(guī)模設計的分解和對已有設計的再利用等強大功能，迅速

7、出現在各種電子設計自動化(EDA)系統(tǒng)中，先進的開發(fā)工具使整個系統(tǒng)設計調試周期大大地縮短。利用硬件描述語言(如VHDL)來完成對系統(tǒng)硬件功能的描述,在EDA工具的幫助下通過波形仿真得到時序波形,這樣就使得對硬件的設計和修改過程軟件化,提高了大規(guī)模系統(tǒng)設計的自動化程度。傳統(tǒng)的脈沖序列檢測器，它的實現方法是把一個算法轉化為一個實際數字邏輯電路的過程。在這個過程中，我們所得到的結果大概一致，但是在具體設計方法和性價比上存在著一定的差異，存在電路設計復雜，體積大,抗干擾能力差以及設計困難、設計周期長等缺點。而利用FPGA作為硬件電路，采用VHDL等硬件描述語言對硬件的功能進行編程，加快了系統(tǒng)的研發(fā)進程

8、，采用數字化的控制方式，大幅度提高了邏輯控制的精確度，實時控制效果好，實踐證明，FPGA芯片可以代替?zhèn)鹘y(tǒng)的復雜的電路，而且可以大比例地縮小了電路的硬件規(guī)模，提高了集成度，降低開發(fā)成本，提高系統(tǒng)的可靠性，為脈沖序列檢測器電路的設計開辟了新的天地。脈沖序列檢測器在現代數字通信系統(tǒng)中發(fā)揮著重要的作用，通過中小規(guī)模的數字集成電路構成的傳統(tǒng)脈沖序列檢測器電路往往存在電路設計復雜體積大、抗干擾能力差以及設計困難、設計周期長等缺點。因此脈沖序列檢測器電路的模塊化、集成化已成為發(fā)展趨勢，它不僅可以使系統(tǒng)體積減小、重量減輕且功耗降低、同時可使系統(tǒng)的可靠性大大提高。隨著電子技術的發(fā)展，特別是專用集成電路(ASIC

9、)設計技術的日趨完善，數字化的電子自動化設計(EDA)工具給電子設計帶來了巨大變革以尤其是硬件描述語言的出現，解決了傳統(tǒng)電路原理圖設計系統(tǒng)工程的諸多不便。隨著ASIC技術、EDA技術的不斷完善和發(fā)展以及VHDL、HDL等通用性好、移植性強的硬件描述語言的普及，FPGA等可編程邏輯器件必將在現代數字應用系統(tǒng)中得到廣泛的應用，發(fā)揮越來越重要的作用。.總體方案設計通過查閱大量相關技術資料，并結合自己的實際知識，我們主要提出了兩種技術方案來實現系統(tǒng)功能。下面我將首先對這兩種方案的組成框圖和實現原理分別進行說明，并分析比較它們的優(yōu)劣。方案比較方案一工作原理：基于FPGA的多路脈沖序列檢測器的設計方案，使

10、用VHDL語言設計時序邏輯電路，先設計序列發(fā)生器產生序列：1011010001101010；再設計序列檢測器，檢測序列發(fā)生器產生序列，若檢測到信號與預置待測信號相同，則輸出“1”，否則輸出“0”，并且將檢測到的信號的顯示出來。系統(tǒng)框圖如圖所示：時鐘輸入模塊、序列輸入模塊列檢測判斷模塊時鐘輸入模塊、序列輸入模塊列檢測判斷模塊計數模塊結果輸出模塊圖2.1方案二工作原理：使用proteus軟件進行仿真，先畫出原始狀態(tài)圖和狀態(tài)表，在根據狀態(tài)圖使用D觸發(fā)器，與門，或門以及非門等元件畫出時序邏輯圖，再根據結果譯碼，最后使用LED燈顯示結果。系統(tǒng)框圖如圖所示：圖2.2兩種方案的論證與比較第一種方案使用qua

11、rtus軟件進行仿真和驗證，直接輸入源代碼比較簡單方便，并且還可以檢測其他的序列，只需要修改一部分代碼就可以實現。方案二使用proetus軟件進行仿真和驗證，需要先進行復雜的狀態(tài)圖分析，如果需要檢測的序列過長就會造成原理圖連接過于復雜，不易實現。而且一旦原理圖連接好久只能檢測一種序列，如果要檢測其他序列就要重新連圖。通過比較發(fā)現第一種方案明顯優(yōu)于第二種方案，因此選擇第一種方案。.單元模塊設計主要介紹系統(tǒng)各單元模塊的具體功能、電路結構、工作原理、以及各個單元模塊之間的聯接關系；同時本節(jié)也會對相關電路中的參數計算、元器件選擇、以及核心器件進行必要說明。序列信號發(fā)生器序列信號是指在同步脈沖作用下循環(huán)

12、地產生一串周期性的二進制信號。利用狀態(tài)機設計，首先定義一個數據類型FSM_ST它的取值為st0到st15的16個狀態(tài)。REGs0sis2s3s4s5s6s7Q10110100REGs8s9s10s11s12s13s14s15Q01101010表3.1序列信號發(fā)生器的代碼如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHKISPORT(CLK,RST:INSTD_LOGIC;CO:OUTSTD_LOGIC);ENDSHK;ARCHITECTUREbehavOFSHKISTYPEFSM_STIS(s0,s1,s2,s3,s4,s5,s6,s7,s8

13、,s9,s10,s11,s12,s13,s14,s15);SIGNALREG:FSM_ST;SIGNALQ:STD_LOGIC;BEGINPROCESS(CLK,RST)BEGINIFRST=1THENREG=s0;Q0);ELSIFCLKEVENTANDCLK=1THENIFEN=1THENIFCQI0);ENDIF;ENDIF;ENDIF;IFCQI=153THENCOUT=1;ELSECOUT=0;ENDIF;Q1=CQI(3DOWNTO0);Q2=CQI(7DOWNTO4);ENDPROCESSCOUNT;ENDARCHITECTUREONE;轉化成可調用的元件：西華大學課程設計說明書

14、西華大學課程設計說明書圖圖3.7波形仿真如下:圖3.63.4頂層文件設計通過前面的準備，我們已經得到了全部所需要的3個模塊，即序列信號發(fā)生器、序列檢測器、計數器。在此，我們運用原理圖法來生成頂層實體。具體的實現方法是，將上述3個模塊，通過我們的設計軟件，生成可以移植，調用的原理圖文件，在將其在頂層設計中直接調用即可。本次設計生成的頂層實體如下圖所示：西華大學課程設計說明書西華大學課程設計說明書西華大學課程設計說明書西華大學課程設計說明書圖圖4.24系統(tǒng)調試與驗證4.1待測序列的輸入輸入檢測的8位序列“11001011”程序如下:libraryieee;useieee.std_logic_116

15、4.all;entitySCHK1isport(din,clk,clr:instd_logic;pre_load:instd_logic_vector(7downto0);ab:outstd_logic_vector(3downto0);endSCHK1;architecturebehavofSCHK1issignalq:integerrange0to8;signald:std_logic_vector(7downto0);beginD=pre_load;置入待檢測序列process(clk,clr)beginifclr=1thenqifdin=d(7)thenq=1;elseqifdin=d

16、(6)thenq=2;elseqifdin=d(5)thenq=3;elseqifdin=d(4)thenq=4;elseqifdin=d(3)thenq=5;elseqifdin=d(2)thenq=6;elseqifdin=d(1)thenq=7;elseqifdin=d(0)thenq=8;elseqq=0;endcase;endif;endprocess;process(q)beginifq=8thenab=1;elseab=0;endif;endprocess;endbehav;轉化成可調用的元件：圖4.1時序仿真置入待檢測序列:西華大學課程設計說明書西華大學課程設計說明書仿真結果:

17、圖4.3結果分析：.根據序列檢測器的輸出端q可以看出，當檢測器檢測到串行信號與預置的序列信號相同時，q則輸出“A，沒有檢測到，q則輸出“B”；.根據計數器的輸出端Q1可以看出，Q1將序列檢測器檢測到的序列信號的數目顯示出來。.通過仿真結果還可以看到，輸出的波形出現了一些毛刺，這是因為信號在FPGA器件中通過邏輯單元連線時，一定存在延時。延時的大小不僅和連線的長短和邏輯單元的數目有關，而且也和器件的制造工藝、工作環(huán)境等有關。因此，信號在器件中傳輸的時候，所需要的時間是不能精確估計的，當多路信號同時發(fā)生跳變的瞬間，就產生了“競爭冒險”。這時，往往會出現一些不正確的尖峰信號，這些尖峰信號就是“毛刺”

18、。5總結與體會經過這次課程設計的學習，我確實學習了很多知識，真正的感受到了理論聯系實際的重要性，以及這之間莫大區(qū)別，到最后看著自己的結果心里還是感到很欣慰的。具體做了以下幾項工作：.查找相關資料，了解口人技術的發(fā)展及優(yōu)點，同時詳細分析了利用可編程邏輯器件來設計脈沖序列檢測器的優(yōu)勢。.簡要分析了FPJA器件的特征和結構，詳細介紹了FPGA設計流程，同時詳細介紹了硬件描述語言VHDL及其特點。.對序列檢測器原理進行了詳細的了解，并詳細介紹了序列信號發(fā)生器、序列檢測器及計數器的設計，最終完成設計的要求。回顧起此次課程設計，自從拿到題目到完成整個編程，從理論到實踐，在整整一Z周的時間，可以學到很多很多的東西，同時不僅可以鞏固了以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。通過這次課程設計使我懂得了理論與實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論中得出結論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。在設計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設計的過程中發(fā)現了自己的不足