1、半導(dǎo)體制造工藝流程第1頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二半導(dǎo)體相關(guān)知識(shí)本征材料：純硅 9-10個(gè)9 250000.cmN型硅： 摻入V族元素-磷P、砷As、銻SbP型硅： 摻入 III族元素鎵Ga、硼B(yǎng)PN結(jié)：NP-+第2頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二半 導(dǎo)體元件制造過程可分為前段（Front End）制程 晶圓處理制程（Wafer Fabrication；簡稱 Wafer Fab）、 晶圓針測制程（Wafer Probe）；後段（Back End） 構(gòu)裝（Packaging）、測試制程（Initial Test and Final Test）第

2、3頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二一、晶圓處理制程 晶圓處理制程之主要工作為在矽晶圓上制作電路與電子元件（如電晶體、電容體、邏輯閘等），為上述各制程中所需技術(shù)最復(fù)雜且資金投入最多的過程 ，以微處理器（Microprocessor）為例，其所需處理步驟可達(dá)數(shù)百道，而其所需加工機(jī)臺(tái)先進(jìn)且昂貴，動(dòng)輒數(shù)千萬一臺(tái)，其所需制造環(huán)境為為一溫度、濕度與 含塵（Particle）均需控制的無塵室（Clean-Room），雖然詳細(xì)的處理程序是隨著產(chǎn)品種類與所使用的技術(shù)有關(guān)；不過其基本處理步驟通常是晶圓先經(jīng)過適 當(dāng)?shù)那逑矗–leaning）之後，接著進(jìn)行氧化（Oxidation）及沈積，最後

3、進(jìn)行微影、蝕刻及離子植入等反覆步驟，以完成晶圓上電路的加工與制作。第4頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二二、晶圓針測制程 經(jīng)過Wafer Fab之制程後，晶圓上即形成一格格的小格 ，我們稱之為晶方或是晶粒（Die），在一般情形下，同一片晶圓上皆制作相同的晶片，但是也有可能在同一片晶圓 上制作不同規(guī)格的產(chǎn)品；這些晶圓必須通過晶片允收測試，晶粒將會(huì)一一經(jīng)過針測（Probe）儀器以測試其電氣特性， 而不合格的的晶粒將會(huì)被標(biāo)上記號（Ink Dot），此程序即 稱之為晶圓針測制程（Wafer Probe）。然後晶圓將依晶粒 為單位分割成一粒粒獨(dú)立的晶粒 第5頁，共96頁，2022年

4、，5月20日，1點(diǎn)40分，星期二三、IC構(gòu)裝制程 IC構(gòu)裝製程（Packaging）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路目的：是為了製造出所生產(chǎn)的電路的保護(hù)層，避免電路受到機(jī)械性刮傷或是高溫破壞。第6頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二半導(dǎo)體制造工藝分類PMOS型雙極型MOS型CMOS型NMOS型BiMOS飽和型非飽和型TTLI2LECL/CML第7頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二半導(dǎo)體制造工藝分類一 雙極型IC的基本制造工藝：A 在元器件間要做電隔離區(qū)（PN結(jié)隔離、全介質(zhì)隔離及PN結(jié)介質(zhì)混合隔離） ECL（不摻金） （非飽和型） 、TTL/D

5、TL （飽和型） 、STTL （飽和型） B 在元器件間自然隔離 I2L（飽和型）第8頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二半導(dǎo)體制造工藝分類二 MOSIC的基本制造工藝： 根據(jù)柵工藝分類A 鋁柵工藝B 硅 柵工藝其他分類1 、（根據(jù)溝道） PMOS、NMOS、CMOS2 、（根據(jù)負(fù)載元件）E/R、E/E、E/D 第9頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二半導(dǎo)體制造工藝分類三 Bi-CMOS工藝： A 以CMOS工藝為基礎(chǔ) P阱 N阱 B 以雙極型工藝為基礎(chǔ)第10頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二雙極型集成電路和MOS集成電路優(yōu)缺點(diǎn)雙極

6、型集成電路中等速度、驅(qū)動(dòng)能力強(qiáng)、模擬精度高、功耗比較大CMOS集成電路低的靜態(tài)功耗、寬的電源電壓范圍、寬的輸出電壓幅度（無閾值損失），具有高速度、高密度潛力；可與TTL電路兼容。電流驅(qū)動(dòng)能力低第11頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二半導(dǎo)體制造環(huán)境要求主要污染源：微塵顆粒、中金屬離子、有機(jī)物殘留物和鈉離子等輕金屬例子。超凈間：潔凈等級主要由 微塵顆粒數(shù)/m3 0.1um 0.2um 0.3um 0.5um 5.0umI級 35 7.5 3 1 NA10 級 350 75 30 10 NA100級 NA 750 300 100 NA1000級 NA NA NA 1000 7第

7、12頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二半 導(dǎo)體元件制造過程前段（Front End）制程-前工序 晶圓處理制程（Wafer Fabrication；簡稱 Wafer Fab）第13頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二典型的PN結(jié)隔離的摻金TTL電路工藝流程一次氧化襯底制備隱埋層擴(kuò)散外延淀積熱氧化隔離光刻隔離擴(kuò)散再氧化基區(qū)擴(kuò)散再分布及氧化發(fā)射區(qū)光刻背面摻金發(fā)射區(qū)擴(kuò)散反刻鋁接觸孔光刻鋁淀積隱埋層光刻基區(qū)光刻再分布及氧化鋁合金淀積鈍化層中測壓焊塊光刻第14頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二橫向晶體管刨面圖CBENPPNPP+P+PP第1

8、5頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二縱向晶體管刨面圖CBENPCBENPN+p+NPNPNP第16頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二NPN晶體管刨面圖ALSiO2BPP+P-SUBN+ECN+-BLN-epiP+第17頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二1.襯底選擇P型Si 10.cm 111晶向,偏離2O5O晶圓（晶片） 晶圓（晶片）的生產(chǎn)由砂即（二氧化硅）開始，經(jīng)由電弧爐的提煉還原成 冶煉級的硅，再經(jīng)由鹽酸氯化，產(chǎn)生三氯化硅，經(jīng)蒸餾純化后，透過慢速分 解過程，制成棒狀或粒狀的多晶硅。一般晶圓制造廠，將多晶硅融解 后，再利用硅晶

9、種慢慢拉出單晶硅晶棒。一支85公分長，重76.6公斤的 8寸 硅晶棒，約需 2天半時(shí)間長成。經(jīng)研磨、拋光、切片后，即成半導(dǎo)體之原料 晶圓片第18頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二第一次光刻N(yùn)+埋層擴(kuò)散孔1。減小集電極串聯(lián)電阻2。減小寄生PNP管的影響SiO2P-SUBN+-BL要求：1。 雜質(zhì)固濃度大2。高溫時(shí)在Si中的擴(kuò)散系數(shù)小，以減小上推3。 與襯底晶格匹配好，以減小應(yīng)力涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜蝕刻清洗去膜-清洗N+擴(kuò)散(P)第19頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二外延層淀積1。VPE（Vaporous phase epitaxy) 氣

10、相外延生長硅SiCl4+H2Si+HCl2。氧化TepiXjc+Xmc+TBL-up+tepi-oxSiO2N+-BLP-SUBN-epiN+-BL第20頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二第二次光刻P+隔離擴(kuò)散孔在襯底上形成孤立的外延層島,實(shí)現(xiàn)元件的隔離.SiO2N+-BLP-SUBN-epiN+-BLN-epiP+P+P+涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜蝕刻清洗去膜-清洗P+擴(kuò)散(B)第21頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二第三次光刻P型基區(qū)擴(kuò)散孔決定NPN管的基區(qū)擴(kuò)散位置范圍SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PP去Si

11、O2氧化-涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜蝕刻清洗去膜清洗基區(qū)擴(kuò)散(B)第22頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二第四次光刻N(yùn)+發(fā)射區(qū)擴(kuò)散孔集電極和N型電阻的接觸孔,以及外延層的反偏孔。AlN-Si 歐姆接觸：ND1019cm-3，SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PPN+去SiO2氧化-涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜蝕刻清洗去膜清洗擴(kuò)散第23頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二第五次光刻引線接觸孔SiO2N+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2氧化-涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)

12、膜蝕刻清洗去膜清洗第24頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二第六次光刻金屬化內(nèi)連線：反刻鋁SiO2ALN+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2氧化-涂膠烘烤-掩膜（曝光）-顯影-堅(jiān)膜蝕刻清洗去膜清洗蒸鋁第25頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS工藝集成電路第26頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例1。光刻I-阱區(qū)光刻，刻出阱區(qū)注入孔 N-SiN-SiSiO2第27頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P

13、阱硅柵CMOS為例2。阱區(qū)注入及推進(jìn)，形成阱區(qū)N-SiP-第28頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例3。去除SiO2，長薄氧，長Si3N4N-SiP-Si3N4第29頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例4。光II-有源區(qū)光刻N(yùn)-SiP-Si3N4第30頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例5。光III-N管場區(qū)光刻，N管場區(qū)注入，以提高場開啟，減少閂鎖效應(yīng)及改善阱的接觸。光刻膠N-SiP-B+第31頁，共9

14、6頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例6。光III-N管場區(qū)光刻，刻出N管場區(qū)注入孔； N管場區(qū)注入。N-SiP-第32頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例7。光-p管場區(qū)光刻，p管場區(qū)注入， 調(diào)節(jié)PMOS管的開啟電壓，生長多晶硅。N-SiP-B+第33頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例8。光-多晶硅光刻，形成多晶硅柵及多晶硅電阻多晶硅N-SiP-第34頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CM

15、OS集成電路工藝-以P阱硅柵CMOS為例9。光I-P+區(qū)光刻，P+區(qū)注入。形成PMOS管的源、漏區(qū)及P+保護(hù)環(huán)。N-SiP-B+第35頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例10。光-N管場區(qū)光刻，N管場區(qū)注入，形成NMOS的源、漏區(qū)及N+保護(hù)環(huán)。光刻膠N-SiP-As第36頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例11。長PSG（磷硅玻璃）。PSGN-SiP+P-P+N+N+第37頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS

16、為例12。光刻-引線孔光刻。PSGN-SiP+P-P+N+N+第38頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CMOS集成電路工藝-以P阱硅柵CMOS為例13。光刻-引線孔光刻（反刻AL）。PSGN-SiP+P-P+N+N+VDDINOUTPNSDDS第39頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二集成電路中電阻1ALSiO2R+PP+P-SUBN+R-VCCN+-BLN-epiP+基區(qū)擴(kuò)散電阻第40頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二集成電路中電阻2SiO2RN+P+P-SUBRN+-BLN-epiP+發(fā)射區(qū)擴(kuò)散電阻第41頁，共96頁，2022

17、年，5月20日，1點(diǎn)40分，星期二集成電路中電阻3基區(qū)溝道電阻SiO2RN+P+P-SUBRN+-BLN-epiP+P第42頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二集成電路中電阻4外延層電阻SiO2RP+P-SUBRN-epiP+PN+第43頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二集成電路中電阻5MOS中多晶硅電阻SiO2Si多晶硅氧化層其它：MOS管電阻第44頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二集成電路中電容1SiO2A-P+P-SUBB+N+-BLN+EP+NP+-IA-B+Cjs發(fā)射區(qū)擴(kuò)散層隔離層隱埋層擴(kuò)散層PN電容第45頁，共96頁，

18、2022年，5月20日，1點(diǎn)40分，星期二集成電路中電容2MOS電容AlSiO2ALP+P-SUBN-epiP+N+N+第46頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二主要制程介紹第47頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二矽晶圓材料（Wafer）圓晶是制作矽半導(dǎo)體IC所用之矽晶片，狀似圓形，故稱晶圓。材料是矽， IC（Integrated Circuit）廠用的矽晶片即為矽晶體，因?yàn)檎奈菃我煌暾木w，故又稱為單晶體。但在整體固態(tài)晶體內(nèi)，眾多小晶體的方向不相，則為復(fù)晶體（或多晶體）。生成單晶體或多晶體與晶體生長時(shí)的溫度，速率與雜質(zhì)都有關(guān)系。第48頁，

19、共96頁，2022年，5月20日，1點(diǎn)40分，星期二一般清洗技術(shù)工藝清潔源容器清潔效果剝離光刻膠氧等離子體平板反應(yīng)器刻蝕膠去聚合物H2SO4:H2O=6:1溶液槽除去有機(jī)物去自然氧化層HF:H2O1:50溶液槽產(chǎn)生無氧表面旋轉(zhuǎn)甩干氮?dú)馑Ω蓹C(jī)無任何殘留物RCA1#(堿性)NH4OH:H2O2:H2O=1:1:1.5溶液槽除去表面顆粒RCA2#(酸性)HCl:H2O2:H2O=1:1:5溶液槽除去重金屬粒子DI清洗去離子水溶液槽除去清洗溶劑第49頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二光 學(xué) 顯 影 光學(xué)顯影是在感光膠上經(jīng)過曝光和顯影的程序，把光罩上的圖形轉(zhuǎn)換到感光膠下面的薄膜層或

20、硅晶上。光學(xué)顯影主要包含了感光膠涂布、烘烤、光罩對準(zhǔn)、 曝光和顯影等程序。關(guān)鍵技術(shù)參數(shù):最小可分辨圖形尺寸Lmin(nm) 聚焦深度DOF曝光方式:紫外線、X射線、電子束、極紫外第50頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二蝕刻技術(shù)（Etching Technology）蝕刻技術(shù)（Etching Technology）是將材料使用化學(xué)反應(yīng)物理撞擊作用而移除的技術(shù)。可以分為:濕蝕刻（wet etching）:濕蝕刻所使用的是化學(xué)溶液，在經(jīng)過化學(xué)反應(yīng)之後達(dá)到蝕刻的目的.乾蝕刻（dry etching）:乾蝕刻則是利用一種電漿蝕刻（plasma etching）。電漿蝕刻中蝕刻的作用

21、，可能是電漿中離子撞擊晶片表面所產(chǎn)生的物理作用，或者是電漿中活性自由基（Radical）與晶片表面原子間的化學(xué)反應(yīng)，甚至也可能是以上兩者的復(fù)合作用。現(xiàn)在主要應(yīng)用技術(shù):等離子體刻蝕第51頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二常見濕法蝕 刻 技 術(shù) 腐蝕液被腐蝕物H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O:NH4F(40%）=76：3：15：5：0.01AlNH4(40%):HF(40%)=7:1SiO2,PSGH3PO4(85%)Si3N4HF(49%):HNO3(65%):CH3COOH(100%)=2:15:5 SiKOH(3%50%)各向

22、異向SiNH4OH:H2O2(30%):H2O=1:1:5HF(49%):H2O=1:100Ti ,CoHF(49%):NH4F(40%)=1:10TiSi2第52頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二CVD化學(xué)氣相沉積是利用熱能、電漿放電或紫外光照射等化學(xué)反應(yīng)的方式，在反應(yīng)器內(nèi)將反應(yīng)物（通常為氣體）生成固態(tài)的生成物，并在晶片表面沉積形成穩(wěn)定固態(tài)薄膜（film）的一種沉積技術(shù)。CVD技術(shù)是半導(dǎo)體IC制程中運(yùn)用極為廣泛的薄膜形成方法，如介電材料（dielectrics）、導(dǎo)體或半導(dǎo)體等薄膜材料幾乎都能用CVD技術(shù)完成。第53頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期

23、二化學(xué)氣相沉積 CVD 氣體氣體第54頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二化 學(xué) 氣 相 沉 積 技 術(shù)常用的CVD技術(shù)有：(1)常壓化學(xué)氣相沈積（APCVD）；(2)低壓化學(xué)氣相沈積（LPCVD）；(3)電漿輔助化學(xué)氣相沈積（PECVD）較為常見的CVD薄膜包括有： 二氣化硅（通常直接稱為氧化層） 氮化硅 多晶硅 耐火金屬與這類金屬之其硅化物 第55頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二物理氣相沈積（PVD）主要是一種物理制程而非化學(xué)制程。此技術(shù)一般使用氬等鈍氣，藉由在高真空中將氬離子加速以撞擊濺鍍靶材后，可將靶材原子一個(gè)個(gè)濺擊出來，并使被濺擊出來的材質(zhì)

24、（通常為鋁、鈦或其合金）如雪片般沉積在晶圓表面。PVD以真空、測射、離子化或離子束等方法使純金屬揮發(fā)，與碳化氫、氮?dú)獾葰怏w作用，加熱至400600（約13小時(shí)）後，蒸鍍碳化物、氮化物、氧化物及硼化物等110m厚之微細(xì)粒狀薄膜，PVD可分為三種技術(shù)：(1)蒸鍍（Evaporation）；(2)分子束磊晶成長（Molecular Beam Epitaxy；MBE）；(3)濺鍍（Sputter）第56頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二解 離 金 屬 電 漿（淘氣鬼）物 理 氣 相 沉 積 技 術(shù)解離金屬電漿是最近發(fā)展出來的物理氣相沉積技術(shù)，它是在目標(biāo)區(qū)與晶圓之間，利用電漿，針對

25、從目標(biāo)區(qū)濺擊出來的金屬原子，在其到達(dá)晶圓之前，加以離子化。離子化這些金屬原子的目的是，讓這些原子帶有電價(jià)，進(jìn)而使其行進(jìn)方向受到控制，讓這些原子得以垂直的方向往晶圓行進(jìn)，就像電漿蝕刻及化學(xué)氣相沉積制程。這樣做可以讓這些金屬原子針對極窄、極深的結(jié)構(gòu)進(jìn)行溝填，以形成極均勻的表層，尤其是在最底層的部份。 第57頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二離子植入（Ion Implant）離子植入技術(shù)可將摻質(zhì)以離子型態(tài)植入半導(dǎo)體組件的特定區(qū)域上，以獲得精確的電子特性。這些離子必須先被加速至具有足夠能量與速度，以穿透（植入）薄膜，到達(dá)預(yù)定的植入深度。離子植入制程可對植入?yún)^(qū)內(nèi)的摻質(zhì)濃度加以精密控

26、制。基本上，此摻質(zhì)濃度（劑量）系由離子束電流（離子束內(nèi)之總離子數(shù)）與掃瞄率（晶圓通過離子束之次數(shù)）來控制，而離子植入之深度則由離子束能量之大小來決定。 第58頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二化 學(xué) 機(jī) 械 研 磨 技 術(shù) 化學(xué)機(jī)械研磨技術(shù)（化學(xué)機(jī)器磨光， CMP）兼具有研磨性物質(zhì)的機(jī)械式研磨與酸堿溶液的化學(xué)式研磨兩種作用，可以使晶圓表面達(dá)到全面性的平坦化，以利后續(xù)薄膜沉積之進(jìn)行。 在CMP制程的硬設(shè)備中，研磨頭被用來將晶圓壓在研磨墊上并帶動(dòng)晶圓旋轉(zhuǎn)，至于研磨墊則以相反的方向旋轉(zhuǎn)。在進(jìn)行研磨時(shí)，由研磨顆粒所構(gòu)成的研漿會(huì)被置于晶圓與研磨墊間。影響CMP制程的變量包括有：研磨

27、頭所施的壓力與晶圓的平坦度、晶圓與研磨墊的旋轉(zhuǎn)速度、研漿與研磨顆粒的化學(xué)成份、溫度、以及研磨墊的材質(zhì)與磨損性等等。 第59頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二制 程 監(jiān) 控量測芯片內(nèi)次微米電路之微距，以確保制程之正確性。一般而言，只有在微影圖案（照相平版印刷的patterning）與后續(xù)之蝕刻制程執(zhí)行后，才會(huì)進(jìn)行微距的量測。 第60頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二光罩檢測（Retical檢查） 光罩是高精密度的石英平板，是用來制作晶圓上電子電路圖像，以利集成電路的制作。光罩必須是完美無缺，才能呈現(xiàn)完整的電路圖像，否則不完整的圖像會(huì)被復(fù)制到晶圓上。光罩

28、檢測機(jī)臺(tái)則是結(jié)合影像掃描技術(shù)與先進(jìn)的影像處理技術(shù)，捕捉圖像上的缺失。 當(dāng)晶圓從一個(gè)制程往下個(gè)制程進(jìn)行時(shí)，圖案晶圓檢測系統(tǒng)可用來檢測出晶圓上是否有瑕疵包括有微塵粒子、斷線、短路、以及其它各式各樣的問題。此外，對已印有電路圖案的圖案晶圓成品而言，則需要進(jìn)行深次微米范圍之瑕疵檢測。 一般來說，圖案晶圓檢測系統(tǒng)系以白光或雷射光來照射晶圓表面。再由一或多組偵測器接收自晶圓表面繞射出來的光線，并將該影像交由高功能軟件進(jìn)行底層圖案消除，以辨識(shí)并發(fā)現(xiàn)瑕疵。 第61頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二銅制程技術(shù)在傳統(tǒng)鋁金屬導(dǎo)線無法突破瓶頸之情況下，經(jīng)過多年的研究發(fā)展，銅導(dǎo)線已經(jīng)開始成為半導(dǎo)體

29、材料的主流，由于銅的電阻值比鋁還小，因此可在較小的面積上承載較大的電流，讓廠商得以生產(chǎn)速度更快、電路更密集，且效能可提升約30-40的芯片。亦由于銅的抗電子遷移（電版移民）能力比鋁好，因此可減輕其電移作用，提高芯片的可靠度。在半導(dǎo)體制程設(shè)備供貨商中，只有應(yīng)用材料公司能提供完整的銅制程全方位解決方案與技術(shù)，包括薄膜沉積、蝕刻、電化學(xué)電鍍及化學(xué)機(jī)械研磨等。 第62頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二半導(dǎo)體制造過程後段（Back End） -后工序構(gòu)裝（Packaging）：IC構(gòu)裝依使用材料可分為陶瓷（ceramic）及塑膠（plastic）兩種，而目前商業(yè)應(yīng)用上則以塑膠構(gòu)裝為

30、主。以塑膠構(gòu)裝中打線接合為例，其步驟依序?yàn)榫懈睿╠ie saw）、黏晶（die mount / die bond）、銲線（wire bond）、封膠（mold）、剪切/成形（trim / form）、印字（mark）、電鍍（plating）及檢驗(yàn)（inspection）等。測試制程（Initial Test and Final Test）第63頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二1 晶片切割（Die Saw）晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 晶粒（die）切割分離。舉例來說：以0.2微米制程技術(shù)生產(chǎn)，每片八寸晶圓上可制作近六百顆以上的64M微量。 欲進(jìn)行

31、晶片切割，首先必須進(jìn)行 晶圓黏片，而後再送至晶片切割機(jī)上進(jìn)行切割。切割完後之晶粒井然有序排列於膠帶上，而框架的支撐避免了 膠帶的皺摺與晶粒之相互碰撞。第64頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二2黏晶（Die Bond）黏晶之目的乃將一顆顆之晶粒置於導(dǎo)線架上並以銀膠（epoxy）黏著固定。黏晶完成後之導(dǎo)線架則經(jīng)由傳輸設(shè) 備送至彈匣（magazine）內(nèi)，以送至下一製程進(jìn)行銲線。 第65頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二3銲線（Wire Bond）IC構(gòu)裝製程（Packaging）則是利用塑膠或陶瓷包裝晶粒與配線以成積體電路（Integrated Circ

32、uit；簡稱IC），此製程的目的是為了製造出所生產(chǎn)的電路的保護(hù)層，避免電路受到機(jī)械性刮傷或是高溫破壞。最後整個(gè)積體電路的周圍會(huì) 向外拉出腳架（Pin），稱之為打線，作為與外界電路板連接之用。第66頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二4封膠（Mold）封膠之主要目的為防止?jié)駳庥赏獠壳秩搿⒁詸C(jī)械方式支 持導(dǎo)線、內(nèi)部產(chǎn)生熱量之去除及提供能夠手持之形體。其過程為將導(dǎo)線架置於框架上並預(yù)熱，再將框架置於壓模機(jī)上的構(gòu)裝模上，再以樹脂充填並待硬化。 第67頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二5剪切/成形（Trim /Form）剪切之目的為將導(dǎo)線架上構(gòu)裝完成之晶粒獨(dú)立分開

33、，並 把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。成形之目的則是將外引腳壓成各種預(yù)先設(shè)計(jì)好之形狀 ，以便於裝置於電路版上使用。剪切與成形主要由一部衝壓機(jī)配上多套不同製程之模具，加上進(jìn)料及出料機(jī)構(gòu) 所組成。 第68頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二6印字（Mark）印字乃將字體印於構(gòu)裝完的膠體之上，其目的在於註明 商品之規(guī)格及製造者等資訊。 第69頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二7檢驗(yàn)（Inspection） 晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 檢驗(yàn)之目的為確定構(gòu)裝完成之產(chǎn)品是否合於使用。其中項(xiàng)目包括諸如：外引腳之平整性、

34、共面度、腳距、印字 是否清晰及膠體是否有損傷等的外觀檢驗(yàn)。 第70頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二8封 裝 制程處理的最后一道手續(xù)，通常還包含了打線的過程。以金線連接芯片與導(dǎo) 線架的線路，再封裝絕緣的塑料或陶瓷外殼，并測試集成電路功能是否正常。第71頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二硅器件失效機(jī)理1 氧化層失效：針孔、熱電子效應(yīng)2 層間分離：AL-Si、Cu-Si合金與襯底熱膨脹系數(shù)不匹配。3 金屬互連及應(yīng)力空洞4 機(jī)械應(yīng)力5 電過應(yīng)力/靜電積累6 LATCH-UP7 離子污染第72頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二典型的測試

35、和檢驗(yàn)過程第73頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二1。芯片測試（wafer sort）2。芯片目檢（die visual）3。芯片粘貼測試（die attach）4。壓焊強(qiáng)度測試（lead bond strength）5。穩(wěn)定性烘焙（stabilization bake）6。溫度循環(huán)測試（temperature cycle）8。 離心測試（constant acceleration）第74頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二9。滲漏測試（leak test）10。高低溫電測試11。高溫老化（burn-in）12。老化后測試（post-burn-in e

36、lectrical test）第75頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二芯片封裝介紹 第76頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二一、DIP雙列直插式封裝DIP(DualInline Package) 絕大多數(shù)中小規(guī)模集成電路(IC) 其引腳數(shù)一般不超過100個(gè)。 DIP封裝具有以下特點(diǎn)：1.適合在PCB(印刷電路板)上穿孔焊接，操作方便。2.芯片面積與封裝面積之間的比值較大，故體積也較大。Intel系列CPU中8088就采用這種封裝形式，緩存(Cache)和早期的內(nèi)存芯片也是這種封裝形式。第77頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二Th

37、rough-Hole Axial & RadialDIP(雙列式插件)Use(用途):Dual-Inline-PackageClass letter (代號):DependValue Code(單位符號):Making on componentTolerance(誤差):NoneOrientation(方向性):Dot or notchPolarity(極性):None第78頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二Through-Hole Axial & RadialSIP(單列式插件)Use(用途):Single-Inline-Package for resistor net

38、work or diode arraysClass letter (代號):RP, RN for resistor network, D or CR for diode array.Value Code(單位符號): Value may be marked on component in the following way. E.g. 8x2k marking for eight 2K resistors in one resistor network.Tolerance(誤差):NoneOrientation(方向性): Dot, band or number indicate pin 1P

39、olarity(極性):None第79頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二Surface Mount Component (表面帖裝元件)SOICSOSOLSOJVSOPSSOPQSOPTSOPDescriptionSmall Outline ICSmall OutlineSmall Outline, LargeSmall Outline J-LeadVery Small Outline PackageShrink Small Outline PackageQuarter Small Outline PackageThin Small Outline Package# of

40、 Pins8-568-1616-3216-4032-568-3020-5620-56Body WidthVarious156 mils (3.97 mm)300-400 mils (6.63-12.2 mm)300-400 mils (6.63-12.2 mm)300 mils (6.63 mm)208 mils (5.3 mm)156 mils (3.97 mm)208 mils (5.3 mm)Lead TypeGull-wing, J-leadGull-wingGull-wingJ-LeadGull-wingGull-wingGull-wingGull-wingLead Pitch20

41、to 50 mils50 mils (1.27 mm)50 mils (1.27 mm)50 mils (1.27 mm)25 mils (0.65 mm)25 mils (0.65 mm)25 mils (0.65 mm)20 mils (0.5mm)第80頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二Surface Mount Component (表面帖裝元件)PLCCDescription:Small Outline Integrated Circuit (SOIC)Class letter:U, IC, AR, C, Q, RLead Type :J-lead # of P

42、ins:20-84 (Up to 100+) Body Type:PlasticLead Pitch:50 mils (1.27 mm)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.第81頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二Surface Mount Component (表面帖裝元件)MELF(金屬電極表面連接元件)Description(描述):Metal Electrode Face (MELF) have metallized terminals cyli

43、ndrical body. MELF component include Zener diodes, Resistors, Capacitors, and Inductors.Class letter:Depends on component typeValue Range:Depends on component type Tolerance:Depends on component type Orientation:By polarityPolarity:Capacitors have a beveled anode end. Diodes have a band at the catho

44、de end.第82頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二二、QFP塑料方型扁平式封裝和PFP塑料扁平組件式封裝QFP（Plastic Quad Flat Package）封裝的芯片引腳之間距離很小，管腳很細(xì)，一般大規(guī)模或超大型集成電路都采用這種封裝形式，其引腳數(shù)一般在100個(gè)以上。用這種形式封裝的芯片必須采用SMD（表面安裝設(shè)備技術(shù)）將芯片與主板焊接起來。采用SMD安裝的芯片不必在主板上打孔，一般在主板表面上有設(shè)計(jì)好的相應(yīng)管腳的焊點(diǎn)。將芯片各腳對準(zhǔn)相應(yīng)的焊點(diǎn)，即可實(shí)現(xiàn)與主板的焊接。用這種方法焊上去的芯片，如果不用專用工具是很難拆卸下來的。PFP（Plastic Flat P

45、ackage）方式封裝的芯片與QFP方式基本相同。唯一的區(qū)別是QFP一般為正方形，而PFP既可以是正方形，也可以是長方形。QFP/PFP封裝具有以下特點(diǎn)：第83頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二Surface Mount ComponentPQFPDescription:Plastic Quad Flat PackClass letter:U, IC, AR, C, Q, RLead Type :Gull-wing # of Pins:44 and up Body Type:PlasticLead Pitch:12 mils (0.3 mm) to 25.6 mils (

46、0.65 mm)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.第84頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二Surface Mount ComponentQFP (MQFP)Description:Quad Flat Pack (QFP), Metric QFP (MQFP)Class letter:U, IC, AR, C, Q, RLead Type :Gull-wing# of Pins:44 and up Body Type:Plastic (Also met

47、al and ceramic)Lead Pitch:12 mils (0.3 mm) to 25.6 mils (0.65 mm)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.第85頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二BGA球柵陣列封裝 當(dāng)IC的頻率超過100MHz時(shí)，傳統(tǒng)封裝方式可能會(huì)產(chǎn)生所謂的“CrossTalk”現(xiàn)象，而且當(dāng)IC的管腳數(shù)大于208 Pin時(shí)，傳統(tǒng)的封裝方式有其困難度。第86頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二三、PGA插針

48、網(wǎng)格陣列封裝PGA(Pin Grid Array Package)芯片封裝形式在芯片的內(nèi)外有多個(gè)方陣形的插針，每個(gè)方陣形插針沿芯片的四周間隔一定距離排列。根據(jù)引腳數(shù)目的多少，可以圍成2-5圈。安裝時(shí)，將芯片插入專門的PGA插座。為使CPU能夠更方便地安裝和拆卸，從486芯片開始，出現(xiàn)一種名為ZIF的CPU插座，專門用來滿足PGA封裝的CPU在安裝和拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把這種插座上的扳手輕輕抬起，CPU就可很容易、輕松地插入插座中。然后將扳手壓回原處，利用插座本身的特殊結(jié)構(gòu)生成的擠壓力，將CPU的引腳與插座牢牢地接觸，絕對不存在接觸不良的問題。而拆卸CPU芯片只需將插座的扳手輕輕抬起，則壓力解除，CPU芯片即可輕松取出。PGA封裝具有以下特點(diǎn)：1.插拔操作更方便，可靠性高。2.可適應(yīng)更高的頻率。第87頁，共96頁，2022年，5月20日，1點(diǎn)40分，星期二四、Surface Mount ComponentBGADescription:Ball Grid Array: PBGA Plastic BGA, TBGA Tap BGA, CBGA Ceramic BGA, CCGA Ceramic C