1、專題(zhunt)四：數(shù)字頻率計設(shè)計 一、教學(xué)內(nèi)容： 數(shù)字頻率計設(shè)計 二、學(xué)目的及要求： 1、掌握VHDL語言的基本結(jié)構(gòu)及編程思想。 2、掌握數(shù)字頻率計的工作原理。 3、掌握數(shù)字頻率計的VHDL語言編程方法(fngf)。三、授課課時：2四、教學(xué)重點、難點： 數(shù)字頻率計的工作原理 共十六頁設(shè)計(shj)要求：1、設(shè)計8位十進制數(shù)字頻率計。2、測量(cling)頻率范圍為1Hz50MHz。3、測量被測信號的周期（單位：微秒），最大周期為1秒，最小周期為1微秒。專題四：數(shù)字頻率計設(shè)計 共十六頁一、測頻原理(yunl)8位十進制計數(shù)器輸入信號Fin閘門信號EN1秒1秒計數(shù)(j sh)輸出譯碼、顯示鎖存

2、器鎖存信號LOAD復(fù)位信號RST控制器電路ENRSTLOAD標準秒脈沖共十六頁二、控制器時序(sh x)控制器時序(sh x)圖ENRST0.5秒利用對CLK的2分頻產(chǎn)生對tsten求反利用CLK和tsten合成，clk0 and tsen0時，clr_cnt1共十六頁三、8位十進制計數(shù)器設(shè)計(shj)（一）用VHDL設(shè)計(shj)十進制計數(shù)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ :

3、OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;共十六頁ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -計數(shù)器復(fù)位 ELSIF CLKEVENT AND CLK=1 THEN -檢測時鐘上升沿 IF EN = 1 THEN -檢測是否允許(ynx)計數(shù) IF CQI

4、 = 1001 THEN CQI := “0000”; COUT = 1; ELSE CQI := CQI+1; COUT = 0; END IF; END IF; END IF; CQ = CQI; END PROCESS;END behav;共十六頁（二）8位十進制頻率計電路圖共十六頁三、32位鎖存器設(shè)計(shj)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg32b IS PORT (load : IN STD_LOGIC; din: in STD_LOGIC_VECTO

5、R(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END reg32b;ARCHITECTURE behav OF reg32b ISBEGIN PROCESS(load,din) BEGIN IF loadEVENT AND load=1 THEN dout=din; END IF; END PROCESS;END behav;共十六頁四、控制器設(shè)計(shj)參考(cnko)程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

6、ENTITY testctl IS PORT (clk : IN STD_LOGIC; tsten:out STD_LOGIC; clr_cnt: out STD_LOGIC; load:out STD_LOGIC ); END testctl;ARCHITECTURE behav OF testctl IS signal div2clk:std_logic;共十六頁BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN div2clk=not div2clk; END IF; END PROCESS; load=not div2clk;tste

7、n=div2clk; process(clk,div2clk) begin if clk=0 and div2clk=0 then clr_cnt=1; else clr_cnt=0; end if; end process;END behav;四、控制器設(shè)計(shj)參考(cnko)程序（續(xù)）共十六頁五、頻率計總電路圖共十六頁六、實驗儀實際(shj)接口電路圖共十六頁七、周期(zhuq)測量8位十進制計數(shù)器輸入(shr)信號Fin1MHz標準方波信號計數(shù)輸出鎖存器譯碼、顯示鎖存信號LOAD復(fù)位信號RST控制器電路ENRSTLOAD輸入信號Fin共十六頁共十六頁作業(yè)(zuy)畫出測量某周期信號的周期的電路框圖，并編寫其VHDL程序。說明：1、周期顯示使用8位十進制方式顯示。2、可分步編寫程序，最后畫出電路圖。3、譯碼、顯示部分的程序可以不編寫。4、8位十進制計數(shù)器要求(yoqi)使用元件例化的方式編寫。共十六頁內(nèi)容摘要專題四：數(shù)字頻率計設(shè)計。clk0 and tsen0時，clr_cnt1。USE IEEE.STD_LOGIC_UNSIGNED.ALL。ENTITY CNT10 IS。PROCESS(CLK, RST, EN)。COUT = 0。CQ = CQI。ENTITY testctl IS。PORT (clk : IN STD_LOGIC。tsten:out