1、第9章 門電路與組合邏輯電路9.1 數字電路概述9.2 邏輯代數與邏輯函數9.3 邏輯門電路9.4 邏輯門電路的分析和設計9.5 常用的組合邏輯模塊了解數字電路和數字信號的特點。了解二進制的數制系統。掌握與、或、非三種基本邏輯運算以及與非門、異或門等常用的邏輯門的邏輯功能。了解邏輯代數的基本運算法則和基本定律。掌握應用邏輯代數運算法則和卡諾圖進行化簡的方法。掌握幾種邏輯函數表示形式之間的轉換方法。了解分立元件構成的門電路的特點。了解集成邏輯門電路的特點和多余輸入端、輸出端的處理方法。掌握組合邏輯電路的分析和設計的方法。熟練掌握常用的組合邏輯模塊的工作原理和使用方法。學習目標9.1 數字電路概述

2、電子電路中的信號模擬信號數字信號隨時間連續變化的信號時間和幅度都是離散的，不連續變化的如：正弦波、鋸齒波信號等如：脈沖信號等模擬信號：tu正弦波信號鋸齒波信號tu 研究模擬信號時，我們注重電路輸入、輸出信號間的大小、相位關系。相應的電子電路就是模擬電路，包括交直流放大器、濾波器、信號發生器等。1.脈沖信號的參數AtWtftr脈沖幅度：A脈沖寬度： tW脈沖前沿： tr脈沖后沿： tf脈沖周期：T脈沖頻率：f=1/TT0.9 A0.5 A0.1 A實際脈沖信號9.1.1 脈沖信號和數字信號數字電路中的信號是脈沖信號。正脈沖：躍變后的電位比躍變前高0V3V（-3V）（0V）負脈沖：躍變后的電位比躍

3、變前低0V-3V（3V）（0V）2、正、負脈沖信號脈沖信號tu脈沖信號3、數字信號可用兩種邏輯電平0和1來描述的信號。正負邏輯這里的0和1只表示兩個對立的邏輯狀態，不表示具體的數值，如電位的低高（0表示低電位，1表示高電位）、開關的開合等。研究數字電路時注重電路輸出、輸入間的邏輯關系，因此不能采用模擬電路的分析方法。主要的工具是邏輯代數，電路的功能用邏輯狀態表（真值表）、邏輯表達式及波形圖表示。在數字電路中，三極管工作在開關狀態，即工作在飽和和截止狀態。 UiUoKUccRK開-Uo=1, 輸出高電平K合-Uo=0, 輸出低電平可用三極管代替R1R2AF+uccuAtuFt+ucc0.3V三極

4、管的開關特性：截止飽和 在數字電路中，一般用高電平代表1、低電平代表0，即所謂的正邏輯系統。10只要能判斷高低電平即可十進制： 以十為基數的計數體制表示數的十個數碼：0 、 1、2、3、4、5、6、7、8、9遵循逢十進一的規律157=常用數制9.1.2 二進制位權：10n一個十進制數數 N可以表示成：若在數字電路中采用十進制，必須要有十個電路狀態與十個記數碼相對應。這樣將在技術上帶來許多困難，而且很不經濟。二進制：以二為基數的計數體制表示數的兩個數碼：0、1遵循逢二進一的規律（1001）B=(9)D位權：2n優缺點用電路的兩個狀態-開、關來表示二進制數，數碼的存儲和傳輸簡單、可靠。位數較多，使

5、用不便；不合人們的習慣，輸入時將十進制轉換成二進制，運算結果輸出時再轉換成十進制數。十六進制十六進制記數碼：0、1、2、3、4、5、6、7、8、9、A(10)、 B(11)、 C(12)、 D(13)、E(14)、 F(15)(4E6)H=4162+14 161+6 160=(1254)D位權：16n二進制與十進制之間的轉換二進制轉換為十進制按權展開（1011）B=(11)D012321212021+十進制轉換為二進制求商取余(25)D=(11001)B十進制與二進制之間的轉換，可以用二除十進制數，余數是二進制數的第0位（ K0 ），然后依次用二除所得的商，余數依次是第一位（ K1 ） 、第二

6、位（ K2 ） 、。225 余1 K0122 余0 K162 余0 K232 余1 K312 余1 K40轉換過程：(25)D=(11001)B高位低位二十進制（BCD碼）：用二進制碼表示的十進制數：09十個狀態，用四位二進制碼表示一位十進制數：0000000110001001010011010011001001011100BCD碼十進制數2103765894十六進制與二進制之間的轉換(0101 1001)B=027+1 26+0 25+1 24+1 23+0 22+0 21+1 20D=(023+1 22+0 21+1 20) 161+(1 23+0 22+0 21+1 20) 160D=(

7、59)H每四位2進制數對應一位16進制數二進制轉換為十六進制：(10011100101101001000)B=從末位開始四位一組(1001 1100 1011 0100 1000)B =()H84BC9=(9CB48)H十六進制轉換為二進制呢？9.2 邏輯代數和邏輯函數9.2.1邏輯代數在數字電路中，我們要研究的是電路的輸入輸出之間的邏輯關系，所以數字電路又稱邏輯電路，相應的研究工具是邏輯代數（布爾代數）。在邏輯代數中，邏輯函數的變量只能取兩個值（二值變量），即0和1，中間值沒有意義，這里的0和1只表示兩個對立的邏輯狀態，如電位的低高（0表示低電位，1表示高電位）、開關的開合、電燈的亮、滅等。

8、（1）“與”邏輯運算和與門A、B、C都具備時，事件F才發生。EFABC設開關閉為“1”開關開為“0”燈亮為“1”不亮為“0”則A、B、C與燈F的關系為“與”邏輯與邏輯1.基本邏輯運算及其表示方法F=ABC邏輯式邏輯與（邏輯乘）AFBC00001000010011000010101001101111邏輯狀態表全1出1有0出0邏輯符號二極管與門電路BAFVD1VD2R+5V輸入：A、B ： 3V 邏輯“1”輸入：A、B ： 0V 邏輯“0”輸出：F ： 3V 邏輯“1”；0V 邏輯“0”&ABF（2）“或”邏輯運算和或門A、B、C只有一個具備時，事件F就發生。AEFBC開關閉為“1”開關開為“0”

9、燈亮為“1”不亮為“0”則A、B、C與燈F的關系為“或”邏輯或邏輯F=A+B+C或邏輯式邏輯或(邏輯加)AFBC00001001010111010011101101111111邏輯狀態表全0出0有1出1邏輯符號BAFVD1VD2R-5V二極管或門電路輸入：A、B ： 3V 邏輯“1”0V 邏輯“0”輸出：F 3V 邏輯“1”0V 邏輯“0”1ABF（3）“非”邏輯運算和非門A具備時 ，事件F不發生；A不具備時，事件F發生。AEFR非邏輯開關閉為“1”開關開為“0”燈亮為“1”燈不亮為“0”則開關A與燈F的關系為“非”邏輯邏輯式邏輯非邏輯反邏輯狀態表AF0110有1出0有0出1邏輯符號三極管非門

10、電路輸入：A： 3V 邏輯“1” 0V 邏輯“0”輸出：F 3V 邏輯“1”0V 邏輯“0”AF1AFRB+UCCRC+3V限幅二極管反相器A+0=A A+1=1 A 0 =0 A=0 A 1=A所以，可以得到以下邏輯運算：0 0=0 1=1 0=01 1=10+0=00+1=1+0=1+1=12. 邏輯代數的基本定律基本運算法則邏輯代數的基本定律交換律結合律分配律A+B=B+AA B=B AA+(B+C)=(A+B)+C=(A+C)+BA (B C)=(A B) CA(B+C)=A B+A CA+B C=(A+B)(A+C)普通代數不適用!A+AB=A證明：A+AB=A(1+B)=A1=A利

11、用運算規則可以對邏輯式進行化簡。例如：被吸收吸收律（原變量的吸收）（反變量的吸收）證明：例如：DEBCADEBCAA+=+被吸收吸收律可以用列真值表的方法證明：反演律（狄摩根定理）思考：三個變量時是否成立？3.幾種常用的邏輯運算 “與”、“或”、“非”是三種基本的邏輯關系，任何其它的邏輯關系都可以以它們為基礎表示。與非：條件A、B、C都具備，則F 不發生。&ABCF或非：條件A、B、C任一具備，則F 不發生。1ABCFR1DR2F+5V+3V三極管非門D1D2AB +5V二極管與門與非門R1DR2F+5V+3V三極管非門BAVD1VD2R-5V二極管或門或非門異或：輸入不同時，輸出為“1”，輸

12、入相同時，輸出為“0”=1AB同或：輸入不同時，輸出為“0”，輸入相同時，輸出為“1”=1ABF 9.2.2 邏輯函數及其表示法1、邏輯函數如果以邏輯變量作為輸入，以運算結果作為輸出，那么輸入變量取值確定后，輸出的取值隨之確定。任何一個具體的邏輯因果關系都可以用一個確定的邏輯函數來描述。2、 邏輯函數的表示法邏輯表達式 把邏輯函數的輸入、輸出關系寫成與、或、非等邏輯運算的組合式，即邏輯代數式，稱為邏輯表達式，我們通常采用“與或”的形式。比如：ABCCBACBACBACBAF+=邏輯圖把相應的邏輯關系用邏輯符號和連線表示出來。&AB&CD1FF=AB+CD邏輯表達式與邏輯圖的轉換邏輯狀態表將輸入

13、、輸出的所有可能狀態一一對應地列出n個變量可以有2n個組合，一般按二進制的順序，輸出與輸入狀態一一對應，列出所有可能的狀態。ACBF00001000101110011010111100001111ABCBACCBABCAF=+3. 邏輯函數表示形式的變換（1）由真值表轉換到與或表達式第1步：取真值表中函數值為“1”的每一組變量寫成乘積項第2步：乘積項中變量為1，取原變量，變量為0，取反變量第3步：將各項寫成“或”的形式（2）由邏輯表達式轉換到真值表第1步：把邏輯表達式中變量的各種取值組合有序地添入真值表中；（有n個變量時，變量的取值組合有2n個）ABF001001110110第2步：計算出變量

14、的各種取值組合對應的函數值，并填入表中。（3）邏輯表達式與邏輯圖的轉換前面已經提到，在此不再重復 9.2.3 邏輯函數的化簡 在實現同一邏輯功能的前提下，邏輯式越簡單，則需要門的數量越少，電路越簡單。所以邏輯式的化簡是分析和設計邏輯電路必不可少的步驟。化簡：（1）根據邏輯代數的運算法則將邏輯式的項數減少，將每一項中的變量減少。（2）根據要求將邏輯式轉換為需要的邏輯運算形式。如：“與非與非表達式”。例1：反演配項被吸收被吸收1應用邏輯代數運算法則化簡 例2：反變量吸收提出AB=1提出A？AB=ACB=C?A+B=A+CB=C?請注意與普通代數的區別！用與非門實現下列邏輯關系，畫出邏輯圖F=AB+

15、AC=AB+AC=ABAC&B&CF例3&A&把邏輯函數的輸入、輸出關系寫成與、或、非等邏輯運算的組合式，即邏輯代數式，稱為邏輯函數式，我們通常采用“與或”的形式。比如：若表達式中的乘積包含了所有變量的原變量或反變量，則這一項稱為最小項，上式中每一項都是最小項。若兩個最小項只有一個變量以原、反區別，稱它們邏輯相鄰。 2、應用卡諾圖化簡（1）最小項與邏輯相鄰 邏輯相鄰邏輯相鄰的項可以合并，消去一個因子（2）卡諾圖 所謂卡諾圖，就是和變量的最小項對應的按一定規則排列的方格圖，每一小方格填入一個最小項。n個輸入變量有 2n 個最小項，卡諾圖也就有 2n 個小方格，在卡諾圖的行和列分別標出變量及其狀態

16、注意：變量狀態的次序是00，01，11，10為了保證卡諾圖中的各最小項之間邏輯相鄰畫法：根據邏輯式或真值表畫出卡諾圖將邏輯式中的最小項或真值表中取“1”的最小項用“1”填入卡諾圖中相應的小方格內。邏輯式原變量為“1”；反變量為“0”將卡諾圖中所有取值為“1”的相鄰小方格圈成矩形或方形，然后合并化簡。（3）應用卡諾圖化簡化簡的原則：方法：2、圈的個數應盡可能的少，圈內的小方格應盡可能多。圈內小方格的個數應為2n個。保證邏輯函數化到最簡4、圈內相鄰的2n項可以合并為一項，并消去n個因子。1、相鄰的小方格包括最上行與最下行、最左列與最右列、同行（列）兩端的兩個小方格。保留相同變量，省略不同變量; “

17、1”為原變量，“0”為反變量；然后各乘積項相加3、新圈必須包含至少一個在已圈過的圈中沒出現過的取值為“1”的小方格。例4：BCA00 01 11 10011111例5：CDAB00 01 11 1000011110邏輯表達式不是最小項的形式，化成最小項后，再畫卡諾圖1 1 1 11 1 1 11 1 1 1111111例6：BCA00 01 11 10011111根據下面的真值表畫出卡諾圖A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1CDAB00 01 11 1000011110例7：11111 1 1 11 1

18、F=例8：BCA00 01 11 10011111根據下面的真值表畫出卡諾圖并化簡A B C F0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 01 1 1 1F=例9：BCA00 01 11 10011111Y=例10：CDAB00 01 11 10000111101 1 1 11 1 1 11 1 1 1111111Y=邏輯門電路門電路是用以實現邏輯關系的電子電路。門電路主要有：與門、或門、非門、與非門、或非門、異或門等。9.3 邏輯門電路9.3.1 分立元件門電路分立元件門電路缺點1、體積大、工作不可靠。2、需要不同電源。3、各種門的輸入、

19、輸出電平不匹配。1234561413121110987集成門電路 與分立元件門電路相比，集成電路具有體積小、可靠性高、速度快、耗電小的特點，而且輸入、輸出電平匹配，所以早已廣泛采用。根據電路內部的結構，可分為DTL、TTL、HTL、MOS管集成門電路。1. TTL門電路9.3.2 集成邏輯門電路TTL與非門的外形雙列直插式74LS00GNDVCC&四2輸入與非門1）電壓傳輸特性TTL與非門的特性和技術參數測試電路&+5Vuiu0u0(V)ui(V)123UOH(3.6V)UOL(0.3V)傳輸特性曲線u0(V)ui(V)123UOH“1”UOL(0.3V)閾值UT=1.4V理想的傳輸特性輸出高

20、電平輸出低電平（1）輸出高電平UOH、輸出低電平UOL UOH2.4V UOL 0.4V 便認為合格。 典型值UOH=3.6V UOL 0.3V2）主要參數UOH(3.6V)(0.3V)UOL（2）輸入高電平UIH、 輸入低電平UILu0(V)ui(V)123UILUIHUoffUon 典型值UIH=3.6V UIL 0.3V 開門電平Uon= UIH（min）關門電平Uoff = UIL （max） 典型值Uon=1.8V Uoff =0.8V （3）閾值電壓UTuiUT時，認為ui是高電平。UT=1.4Vu0(V)ui(V)123UOHUOL閾值UT=1.4V（4）抗干擾容限（噪聲容限）低

21、電平噪聲容限： UNL= Uoff- UIL高電平噪聲容限： UNH= UIH - Uonu0(V)ui(V)123UOH(3.4V)(0.3V)UOLUILUIHUoffUonUNLUNH用來說明門電路抗干擾能力！（5）扇出系數&？前后級之間電流的聯系門電路輸出驅動同類門的個數用來說明門電路帶負載能力！一般與非門的扇出系數NO 8（6）平均傳輸延遲時間tuiotuoo50%50%tpd1tpd2平均傳輸延遲時間用來說明門電路的開關速度！2. MOS門電路MOS集成電路具有輸入電阻高、功耗小、帶負載能力強、抗干擾能力強、電源電壓范圍寬、集成度高等優點，廣泛應用在大規模數字集成系統中。MOS型集

22、成電路可分為NMOS、PMOS、CMOS等。CMOS電路的優缺點：、靜態功耗小。、允許電源電壓范圍寬（318V）。3、 扇出系數大，抗噪容限大。4、 工作速度低于TTL電路。MOS反相器0UDSIDuiuoUCCR負載線ui=“1”ui=“0”uo=“0”uo=“1”uiuoUDDuiuoUDD實際結構等效結構負載管驅動管CMOS反相器UDDSVT2DVT1AFNMOS管PMOS管CMOS電路UDDSVT2DVT1AFA=0截止導通F=“”工作原理：UDDSVT2DVT1AFA=導通截止F=“”工作原理：VTN1UDDSDVTP2VTP1VTN2ABFA=0B=0截止導通F=1CMOS與非門V

23、TN1UDDSDVTP2VTP1VTN2ABFA=0B=1截止導通F=1VTN1UDDSDVTP2VTP1VTN2ABFA=1B=0截止導通F=1VTN1UDDSDVTP2VTP1VTN2ABFA=1B=1導通F=0截止ABF001110011011CMOS電路的優點：、靜態功耗小。、允許電源電壓范圍寬（318V）。3、扇出系數大，抗噪容限大。符號低電平起作用&ABFENE功能表E=1E=03. 三態輸出與非門符號功能表高電平起作用&ABFENE三態門主要作為TTL電路與總線間的接口電路用途：E1、E2、E3分時接入高電平E1E2E3公用總線&ABEN&ABEN&ABEN9.3.3 對集成門電

24、路輸入、輸出端的處理1. 多余輸入端的處理：TTL：懸空（易引入干擾）直接接+UCC通過合適電阻接+UCCCMOS：直接接+UDD不許懸空！2、輸出端的連接：（三態門、OC門除外）輸出端不能并聯！輸出端不能直接接地！輸出端不能直接接電源！3、輸入電壓范圍：uiUCC（ UDD）+0.5V-0.5V4、供電電源的選用：TTL：UCC=55.5V對電源要求高CMOS：UDD=318V對電源適應范圍寬概述邏輯電路組合邏輯電路時序邏輯電路當前的輸出僅取決于當前的輸入除與當前輸入有關外還與原狀態有關9.4 組合邏輯電路的分析與設計 3、列出輸入輸出狀態表并得出結論。9.4.1 組合邏輯電路分析 分析步驟

25、：電路 結構輸入輸出之間的邏輯關系 1、由給定的邏輯圖寫出邏輯關系表達式。 4、根據輸入輸出狀態表判斷邏輯功能。2、運用邏輯代數對邏輯式進行化簡或變換。分析下圖的邏輯功能。 &ABF例2狀態表相同為“0”不同為“1”異或門=1F=AB+AB分析下圖的邏輯功能。 &ABF11例3狀態表相同為“1”不同為“0”同或門=1F=AB+AB分析下圖的邏輯功能。 &2&3&4AMB1F=101被封鎖11例4&2&3&4AMB1F=010被封鎖1控制門（選通電路）9.4.2 組合邏輯電路設計任務要求最簡單的邏輯電路1、指定實際問題的邏輯含義，進行邏輯抽象。分析步驟：3、根據狀態表，寫出邏輯式。4、用邏輯代數

26、對邏輯式進行化簡或變換。5、根據化簡、變換后的邏輯式畫出邏輯圖。2、列出邏輯狀態表。設計三人表決電路（A、B、C）。每人一個按鍵，如果同意則按下，不同意則不按。結果用指示燈表示，多數同意時指示燈亮，否則不亮。三個按鍵A、B、C按下時為“1”，不按時為“0”。輸出是F，多數贊成時是“1”，否則是“0”。2)、根據題意列出邏輯狀態表。解：1)、首先指明邏輯符號取“0”、“1”的含義例5邏輯狀態表ACBF000010001011100110101111000011113）根據狀態表，寫出邏輯式。ABCBACCBABCAF=+4) 、化簡邏輯式。ABCBACCBABCAF=+BCA+BCA+ABCBA

27、CCBA+BCA+=ABC+CBABCA+BCA+BCABAC+=+ABC+)(A+BAC+)(BACB+)(C=BC+ACAB5)根據邏輯表達式畫出邏輯圖&1&ABBCF&ABCF若用與非門實現設計一個二進制 加法器1 1 0 11 0 0 1+如：A=1101, B=1001, 計算A+B011010011進位信號和二進制加法運算的基本規則：（2）最低位是兩個最低位數的疊加，不需考慮進位。（3）其余各位都是三個數相加，包括加數、被加數和 低位來的進位信號。（4）任何位相加都產生兩個結果：本位和、向高位的 進位信號。（1）逢二進一。例6（1）半加器半加運算不考慮從低位來的進位A-加數；B-被

28、加數；S-本位和；C-進位。邏輯狀態表用與非門實現畫出邏輯圖由邏輯式知，需七個門&AB&SC化簡后，可得S&AB&C用異或門構成邏輯符號=1&ABSCABCSCO（2）全加器ai-加數；bi-被加數；ci-1-低位的進位；si-本位和；ci-進位。aibici-1sici0000000110010100110110010101011100111111邏輯狀態表半加和所以：全加器邏輯圖邏輯符號si1aibiCi-1ciCSCOCOaibici-1siciCICO 全加器74LS183的管腳圖11474LS1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND雙全加

29、器用一片74LS183構成兩位串行進位全加器。b1c0s1c1全加器a1b0c0-1s0c0全加器a0A1A0B1B0S1S0C1串行進位例7用兩片74LS183構成四位串行二進制加法器。9.5 常用的組合邏輯模塊9.5.1 編碼器編碼：賦予選定的一系列二進制代碼以固定的含義。 編碼器：實現編碼功能的邏輯電路。數值文字符號二進制代碼編碼為了表示字符數字系統的信息1. 二進制編碼器將一系列信號狀態編制成二進制代碼。 n個二進制代碼（n位二進制數）有2n種不同的組合，可以表示2n個信號。輸入：N個信號輸出：n位二進制代碼2n N2n/n 線編碼器用與非門組成三位二進制編碼器-8-3線編碼器輸入：I

30、0I7八個信號輸出：Y2、Y1、Y0三位二進制數因為：23 = 81、列出狀態表（編碼表）2、寫出邏輯表達式并進行化簡和變換3、根據化簡和變換后的邏輯式畫出邏輯圖例8I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111編碼表&Y2&Y1&Y01I11I61I21I31I41I51I7I1I2I3I4I5I6I78-3線編碼器8-3線優先編碼器 當待編碼的幾個信號同時為1時，應按照事先編排好的優先順序輸出。具有此種功能的編碼器為優

31、先編碼器。74LS148為8-3線優先編碼器在BCD碼中，十進制數 (N)D 與二進制編碼 (K3K2K1K0)B 的關系可以表示為：(N)D= 23 K3 + 22 K2+ 21 K1+ 20 K08421在BCD碼中，用四位二進制數表示09十個數碼。亦稱8421碼2. 二-十進制編碼器00000001001000110110011110001001010101008421碼十進制數0123456789將十個狀態（對應于十進制的十個代碼）編制成BCD碼。十個輸入需要幾位輸出？四位輸入：I0 I9輸出：Y0 Y3列出狀態表如下：十-四線編碼器二-十進制編碼器編碼表0輸入Y3Y2Y1Y0I000

32、00I10001I20010I30011I40100I50101I60110I70111I81000I91001邏輯圖略二-十進制優先編碼器 74LS147編碼器功能表輸 入輸 出I8I7I6I5I4I3I1I2Y1Y2Y0Y31111I911111110101111111110111111111011101111011111011111100111011010001100100110101011111011010174LS147I1I4I5I6I7I8I9I2I3S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 0 1 2 3 4 5 6 7 8 91k*10+5vY3Y2Y1Y0

33、1111Y3Y2Y1Y0十鍵8421碼編碼器的邏輯圖9.5.2 譯碼器1. 二進制譯碼器將輸入的一組n位二進制碼譯成2n種電路狀態。也叫n-2n線譯碼器。譯碼器的輸入：n位二進制代碼譯碼器的輸出：2n個高低電平信號編碼的逆過程，即將某二進制代碼翻譯成電路的某種狀態。譯碼雙2-4線譯碼器74LS139的內部線路輸入控制端輸出&A1A01111111000001110174LS139的功能表“”表示低電平有效。74LS139管腳圖一片139中含兩個2-4譯碼器例：利用譯碼器分時將采樣數據送入計算機。2-4線譯碼器ABCD三態門三態門三態門三態門總線000全為1工作原理：（以A0A1=00為例）數據

34、2-4線譯碼器ABCD三態門三態門三態門三態門總線脫離總線74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0使能端控制端譯碼輸入端譯碼輸出端74LS138管腳圖3-8線譯碼器74LS138基本功能：注意：輸出低電平有效擴展功能：利用控制端S1、S2、S3實現級聯功能當A2A1A0=000時，Y0=0，其它為1當A2A1A0=001時，Y1=0，其它為1當A2A1A0=010時，Y2=0，其它為1當A2A1A0=111時，Y7=0，其它為1.74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y01&S1S2S3S其中（當S=1時）.m0 m7為A2A1A0的8

35、個最小項功能分析：74LS138是最小項非的譯碼由邏輯式得真值表譯碼器的擴展74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y074LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0A3A2A1A0A3A2A1A0=00000111A3A2A1A0=10001111Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0Y15Y14Y13Y12Y11Y10 Y9 Y8利用中規模組件設計組合電路中規模組件都是為了實現專門的邏輯功能而設計，但是通過適當的連接，可以實現一般的邏輯功能。用中規模組件設計邏輯電路，可以減少連線、提高可靠性。下面介紹用譯碼器設計組合邏輯電路的方法。

36、用中規模集成模塊譯碼器實現組合邏輯功能有n個地址輸入端的譯碼器，有2n個信號輸出端。即每一個信號輸出端與n個輸入變量的每一個最小項一一對應1、確定邏輯表達式中的各個最小項（或者是邏輯狀態表中結果為1的各個最小項）。步驟：2、先將輸入變量接在地址輸入端，再把與上步中確定的最小項對應的譯碼器的輸出端適當連接，就可以實現組合邏輯功能。最小項中的原變量為“1”，反變量為“0”；則最小項對應的二進制的代碼按權展開后的結果與譯碼器的輸出端的下標對應。例16：利用CT74LS138型3-8線譯碼器實現邏輯函數Y=AB+BC+CA變換Y6Y7Y3Y5CT74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y

37、3Y2Y1Y0 A B C&Y“1”總結用n位地址輸入的譯碼器，可以產生任何一種輸入變量數不大于n的組合邏輯函數。邏輯狀態表例17：利用CT74LS138型3-8線譯碼器實現全加器aibici-1sici0000000110010100110110010101011100111111CT74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0 A B Ci-1Ci“1”&Si2、顯示譯碼器二-十進制編碼顯示譯碼器顯示器件 在數字系統中，常常需要將運算結果用人們習慣的十進制顯示出來，這就要用到顯示譯碼器。顯示器件：常用的是七段顯示器件abcdefg各段加正向電壓導通，發光各段加反向

38、電壓截止，不發光接法：“1”亮，“0”不亮abcdefgabcdefg+5V“0”亮，“1”不亮共陰極：如BS201共陽極：如BS204使用時需接限流電阻各段加正向電壓導通，發光;各段加反向電壓截止，不發光各段加反向電壓導通，發光;各段加正向電壓截止，不發光七段顯示譯碼表abcdfg A3 A2 A1 A0 a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1e（共陰極接法） 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1

39、 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 10912345678顯示譯碼器：CT7449的管腳圖消隱控制端114CT7449A1A2A3A0eabcdfgUccGNDBI完整的功能表請參考相應的參考書。功能表（簡表）輸 入輸 出顯 示A3A0BIag10XXXX0000000消隱8421碼譯碼顯示字型CT7449與七段顯示器件的連接：abfcdegA3A2A1A0abfcdegCT7449數據輸入端輸出端9.5.3 數據分配器&A1A011DY0Y1Y2Y3功能：分配控制端將一個輸入數據分時分別送到多個輸出端輸出，即一路數據輸入，多路輸出。D F31 1D F21 0 D F10 1D