1、第7章 時序邏輯電路武漢科技大學計算機學院7.1 寄存器7.2 計數器7.3 順序脈沖發生器7.4 基于MSI時序邏輯電路的分析與設計第7章 時序邏輯電路本章內容7.1 寄存器7.1 寄存器7.1.1 數碼寄存器7.1.2 鎖存器7.1.3 移位寄存器在數字系統中，通常用n個觸發器和附加的邏輯門構成n位寄存器。n個觸發器用于存儲n位二進制信息，而邏輯門電路控制寄存器按照命令接收信息，或者把已存儲的信息按照某種方式輸出。7.1.1 數碼寄存器7.1.1 數碼寄存器數碼寄存器是用于寄存數據的邏輯部件，可用來構成其他類型的寄存器。n位的數碼寄存器由n個觸發器構成，通常借助外部時鐘脈沖把數據寄存到觸發

2、器中。74LS1754位并入、并出上升沿送數、異步清零74LS1757.1.1 數碼寄存器74LS175的功能表CLKD3 D2 D1 D0Q3 Q2 Q1 Q00 xx x x x0 0 0 010 x x x x保持11x x x x保持1x x x x保持1D3 D2 D1 D0D3 D2 D1 D0741746位數碼寄存器，時鐘上升沿存儲數據7.1.2 鎖存器7.1.2 鎖存器鎖存器能夠實現對輸入數據的鎖存。74LS373具有三態輸出的8位鎖存器。74LS373的功能表工作方式LE DiOi透明方式100011鎖存方式00 xQi高阻x1xZ74LS3737.1.2 鎖存器例7.1 用

3、74LS373和少量的邏輯門設計一個4路搶答電路7.1.2 鎖存器例7.1 用74LS373和少量的邏輯門設計一個4路搶答電路寄存器和鎖存器的區別寄存器與鎖存器的區別1）控制信號： 寄存器是同步時鐘控制，邊沿觸發；鎖存器是電平信號控制，電平觸發；2）輸出端信號：寄存器的輸出端平時不隨輸入端的變化而變化，只有在時鐘（CLK）有效時才將輸入端的數據送輸出端；鎖存器的輸出端平時總隨輸入端變化而變化（LE=1），只有當鎖存器信號（LE=0）到達時，才將輸出端的狀態鎖存起來，使其不再隨輸入端的變化而變化；74LS37374LS1757.1.3 移位寄存器7.1.3 移位寄存器移位寄存器除了具有存儲代碼的

4、功能以外，還具有移位功能。在移位操作時，要求每來一個時鐘脈沖(即移位命令)，寄存器中存儲的數據就順次向左或向右移動一位。移位寄存器的輸入方式有兩種：串行輸入：在同一個時鐘脈沖作用下，每輸入一個時鐘脈沖，輸入數據就移入一位到寄存器中，同時已存入的數據繼續右移或左移。若將多位數據存入串行移位寄存器，需要多個時鐘脈沖，因此串行輸入方式的寄存器工作速度慢。并行輸入：把全部數據同時輸入寄存器，工作速度快。移位寄存器的輸出方式也有兩種：串行輸出：在時鐘脈沖作用下一位一位對外輸出的。并行輸出：各位數據是通過其內的觸發器輸出端同時對外輸出的。移位寄存器包括有：串行寄存器 （串入串出）并/串寄存器（并入串出）串

5、/并寄存器（串入并出）等。移位寄存器7.1.3 移位寄存器移位寄存器包括有：串行寄存器 （串入串出）并/串寄存器（并入串出）串/并寄存器（串入并出）6.4.3 移位寄存器4位右移串行移位寄存器（串入并出）左移定義為數據編碼的各位依次向左移動，右移定義為數據編碼的各位依次向右移動，其中數據編碼的高位在左邊，低位在右邊。移位寄存器7.1.3 移位寄存器4位左移串行移位寄存器（串入并出）左移定義為數據編碼的各位依次向左移動，右移定義為數據編碼的各位依次向右移動，其中數據編碼的高位在左邊，低位在右邊。7.1.3 移位寄存器8位串入-并出移位寄存器74LS164 8位串入-并出(8-bit serial

6、-in/parallel-out shift register)上升沿觸發異步清零串入數據是A和B的與 74LS164的功能表工作方式輸入輸出CPABQ7Q1Q0復位0 xxx00000000移位100Q6Q00101Q6Q00110Q6Q00111Q6Q01左移定義為數據編碼的各位依次向左移動，右移定義為數據編碼的各位依次向右移動，其中數據編碼的高位在左邊，低位在右邊。7.1.3 移位寄存器8位串入-并出移位寄存器74LS1647.1.3 移位寄存器LOAD=0，串行輸入LOAD=1，并行輸入4位并入/串入串出移位寄存器7.1.3 移位寄存器8位并入/串入-串出移位寄存器74LS166 上升

7、沿觸發、異步清零MR異步清零INH時鐘封鎖信號，正常工作時應為低電平SH/LD數據移位/裝入SI 串行移位輸入工作方式輸入內部狀態輸出INHCLKSIH G B AQ7 Q1 Q0QH復位0 xxxxx000000000裝入數據100 xh g b ahb、ah移位1010 xQ6Q0 0Q61011xQ6Q0 1Q67.1.3 移位寄存器8位并入/串入-串出移位寄存器74LS1667.1.3 移位寄存器4位雙向通用移位寄存器74LS194 (4-bit Bidirectional Universal Shift Register)由4個主從RS觸發器組成D0D3：并行數據輸入端Q0Q3 ：

8、并行數據輸出端DSR ：串行數據右側移入端DSL ：串行數據左側移入端S1、S0 ： 工作方式S1 S0 =00，保持S1 S0 =01，左移(從右側移入)S1 S0 =10，右移(從左側移入)S1 S0 =11，送數7.1.3 移位寄存器4位雙向通用移位寄存器74LS19474LS194的功能表工作方式輸入輸出CLKS1 S0DSRDSLD3 D0Q3Q2Q1Q0復位0 xx xxxx0000保持1x0 0 xxxQ3Q2Q1Q0左移10 101xxxxQ2Q1Q001右移11 0 xx01xx01Q3Q2Q1裝入數據11 1xxD3 D0D3D2D1D07.1.3 移位寄存器4位雙向通用移

9、位寄存器74LS1947.1.3 移位寄存器74LS194的Verilog HDL描述module ls194( Mrf, clk,s1,s0, Dsl,Dsr,data_in,data_out ); /模塊的I/O端口聲明 input Mrf; / 清零信號，低電平有效 input clk; / 時鐘輸入 input s1,s0; / 工作方式控制端 input Dsl, Dsr; / 左、右側移入數據端 input 3:0 data_in; / 四位的數據輸入 output 3:0 data_out; / 四位的數據輸出 reg 3:0 data_out; / 說明為寄存器類型 alway

10、s(posedge clk or negedge Mrf) begin /完成具體功能的過程塊 .74LS1947.1.3 移位寄存器always(posedge clk or negedge Mrf) begin /完成具體功能的過程塊 if(!Mrf) data_out = 4b0000; / 復位清零 else begin case(s1,s0) 2b01: / 左移 begin data_out = data_out1; / 左移1位 if(Dsr=1) data_out0 = 1; / 右側補1 else data_out0 = 0;/ 右側補0 end 2b10: / 右移 beg

11、in data_out 1; / 右移1位 if(Dsl=1) data_out3 = 1; / 左側補1 else data_out3 = 0; / 左側補0 end 2b11: / 裝入數據 data_out = data_in; / 輸入賦值給輸出 default: data_out C1FF0DQQRC1FF1DQQRC1FF2F111D2 = Q2 (Q1Q0) D1 = Q1 Q0 D0 = Q0F = Q2Q1Q0補充： 計數器的設計方法2. 同步4位十六進制計數器補充： 計數器的設計方法D3 = Q3 (Q2Q1Q0)D2 = Q2 (Q1Q0)D1 = Q1 Q0 D0 =

12、Q0 1F = Q3 Q2Q1Q0異步清零端3. 同步計數器的控制選項補充： 計數器的設計方法3.1 同步預置數LOAD=0時，在時鐘作用下，持續計數邏輯；LOAD=1時，在時鐘作用下，將P3端的預置數載入觸發器；D3 = Q3 (Q2Q1Q0)D2 = Q2 (Q1Q0)D1 = Q1 Q0 D0 = Q0 1F = Q3 Q2Q1Q0帶有同步預置數端和異步清零端的計數器FF3帶有同步預置數端和異步清零端的計數器單元預置數： 同步、異步；清零： 同步、異步；計數使能、進位端；雙向計數；補充： 計數器的設計方法3.1 同步預置數D3 = Q3 (Q2Q1Q0)D2 = Q2 (Q1Q0)D1

13、= Q1 Q0 D0 = Q0 1帶有同步預置數端和異步清零端的計數器單元帶有同步預置數和異步清零端的4位16進制計數器帶有異步清零端的4位16進制計數器補充： 計數器的設計方法3.2 異步預置數帶有異步預置數端的計數器單元ALOAD=1時: P=1 Q=1; P=0 Q=0;ALOAD=0時:預置數和清零功能無效；帶有異步預置數端和異步清零端的計數器單元CLEAR=0時: PRN=1, CLRN=0 Q=0;（異步清零）CLEAR=1時: PRN和CLRN由P和ALOAD決定；（異步預置數）補充： 計數器的設計方法3.2 異步預置數帶有異步預置數端和異步清零端的計數器單元D3 = Q3 (Q

14、2Q1Q0)D2 = Q2 (Q1Q0)D1 = Q1 Q0 D0 = Q0 1帶有異步預置數端和異步清零端的4位同步計數器帶有同步預置數和異步清零端的4位16進制計時器補充： 計數器的設計方法補充： 計數器的設計方法3.3 計數使能帶有同步預置數端、異步清零端和使能端的4位同步計數器補充： 計數器的設計方法補充： 計數器的設計方法3.4 雙向計數器4位同步減法計數器4位雙向計數器常見的集成計數器集成計數器同步、異步；二進制計數器、十進制計數器幾種常用的集成計數器CLK脈沖引入方式型號計數模式清零方式預置數方式同步74LS160 (74160)74LS161 (74161)74LS162 (7

15、4162)74LS163 (74163)74LS190 (74190)74LS191 (74191)74LS192 (74192)74LS193 (74193)十進制加法4位二進制加法十進制加法4位二進制加法單時鐘十進制可逆單時鐘4位二進制可逆雙時鐘十進制可逆雙時鐘4位二進制可逆異步(低有效)異步(低有效)同步(低有效)同步(低有效)無無異步(高有效)異步(高有效)同步(低有效)同步(低有效)同步(低有效)同步(低有效)異步(低有效)異步(低有效)異步(低有效)異步(低有效)異步74LS290 (74290)74LS293 (74293)二-五-十進制加法二-八-十六進制加法異步(高有效)異步

16、(高有效)無無7.2.2 同步集成計數器4位二進制加法計數器74LS161 異步清零、同步預置數、上升沿計數LOAD預置數控制，低有效MR異步清零，低有效D0D3數據輸入Q0Q3計數輸出ENP、ENT計數使能RCO進位輸出74LS163與74LS161引腳排列、邏輯功能類似區別：74LS163的MR是同步清零端7.2.2 同步集成計數器4位二進制加法計數器74LS161清零：MR = 0預置數：MR = 1, LOAD = 0時,CLK上升沿裝入(同步預置數)計數：LOAD = MR = 1,ENP = ENT = 1,對CLK上升沿計數，當Q3Q0=1111時，RCO=1且維持一個時鐘周期保

17、持：LOAD = MR = 1,且ENPENT=0(ENT=0還會使RCO=0)74LS161的功能表工作方式輸入輸出CLKENP ENTD3 D0Q3 Q0清零0 xxx xx0 0 0 0預置數10 x xD3 D0D3 D0計數111 1x加1計數保持11x0 xx 0 x保持Q3 Q0保持，RCO07.2.2 同步集成計數器4位二進制加法計數器74LS1617.2.2 同步集成計數器74LS161的Verilog HDL描述module ls161( Mrf, Load, clk, Enp, Ent, data_in, data_out, Rco ); /計數器模塊I/O端口聲明 in

18、put Mrf; / 清零端，低電平有效 input Load; / 置位端，低電平有效 input clk; /時鐘端 input Enp, Ent; / 計數器使能端 input 3:0 data_in; / 4位預置數據 output 3:0 data_out;/4位輸出數據 output Rco;/ 進位輸出端reg 3:0 data_out; /說明為寄存器類型reg Rco; always(posedge clk or negedge Mrf) begin if(!Mrf) begin data_out = 4b0000; Rco = 0; end / 清零 else if(!Lo

19、ad) data_out = data_in;/ 同步置位 else begin case (Enp,Ent) / 計數器使能控制 endcase end endendmodule7.2.2 同步集成計數器74LS161的Verilog HDL描述 case (Enp,Ent) / 計數器使能控制 2b?0: begin data_out = data_out; / 輸出保持 Rco = 0; / 進位清零 end 2b11: if(data_out=4b1111) begin data_out = 0; / 計數歸零 Rco = 1; / 進位有效 end else begin data_o

20、ut = data_out+1; / 計數器計數 Rco = 0; / 進位清零 end default: begin data_out = data_out; / 輸出保持 Rco FF1CPKJQQFF2CPKSQQFF3CPRQ1Q2Q311CKB二-五-十進制加法計數器74LS2907.2.3 異步集成計數器第2個計數器的狀態轉換表二-五-十進制加法計數器74LS29074LS290中FF1FF3的狀態轉換真值表CLK順序Q3 Q2 Q1Q3* Q2* Q1*123450 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1 11 0 00 0 0功能：五進制計數器

21、(可自啟動)Q1*=Q3Q1，CKB下降沿動作Q2*=Q2，Q1下降沿動作Q3*=Q1Q2，CKB下降沿動作7.2.3 異步集成計數器二-五-十進制加法計數器74LS29074LS290的功能表R0(1) R0(2)R9(1) R9(2)CKA CKB輸出1 11 10 xx 0 x xQ3Q2Q1Q0=00000 xx 01 11 1x xQ3Q2Q1Q0=1001R0(1)R0(2)=0R9(1)R9(2)=0 x二進制計數（Q0輸出）x 五進制計數（Q3Q2Q1輸出） Q08421碼(Q3Q2Q1Q0 )十進制計數Q3 5421碼(Q0Q3Q2Q1)十進制計數7.2.3 異步集成計數器二

22、-五-十進制加法計數器74LS2908421碼計數輸出COUNTOUTPUTQ3Q2Q1Q001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 15421碼計數輸出COUNTOUTPUTQ0Q3Q2Q101234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0構成十進制計數器的狀態變化規律7.2.4 基于MSI計數器的任意M進制計數器7.2.4 基于MSI計數器的任意M進制計數器用M進制中

23、規模集成計數器，實現N進制計數器若MN只需一片；反之需多片反饋清零法(同步復位、異步復位)檢測計數器的指定狀態，反饋到MSI 的復位端，強制進入全0狀態用異步清零設計N進制計數器的步驟：(被檢測的狀態短暫存在，應屬無效狀態)(1) 寫出N進制計數器的SN狀態的編碼(若是同步復位，取SN-1狀態)(2) 求反饋邏輯清零信號低有效SN狀態編碼中值為1的各位Q與非清零信號高有效SN狀態編碼中值為1的各位Q與(3) 畫邏輯圖CLK及反饋控制的連接、相關控制端的連接7.2.4 基于MSI計數器的任意M進制計數器74LS163同步清零的4位同步二進制計數器(1) 74LS163是同步清零，寫出十二進制計數

24、器的SN-1的狀態S11=1011(2) 求反饋邏輯(復位信號MR低有效)：MR=Q3Q1Q0(3) 畫邏輯圖為使計數器正常工作，ENP、ENT、LOAD都接高電平例7.3 用74LS163構成十二進制計數器7.2.4 基于MSI計數器的任意M進制計數器例7.4 用74LS290構成八進制計數器74LS290異步清零的，二-五-十進制異步計數器先把74LS290接成十進制(采用8421碼)計數器形式CKA=CLK, CKB= Q0 (1) 74LS290是異步清零，寫出八進制計數器SN的狀態S8=1000(2) 求反饋邏輯(復位信號高有效)：反饋輸出為 Q3，取R01=R02=Q3 ；R9(1

25、)、R9(2)接無效信號(低電平)(3) 畫邏輯圖7.2.4 基于MSI計數器的任意M進制計數器反饋預置數法反饋預置數法 (適用于有預置數功能的計數器同步置數、異步置數)檢測計數器的指定狀態，反饋到MSI 的預置數端，裝入特定數據同步預置數設計N進制計數器的步驟：(1) 寫出N進制計數器的SN-1狀態的編碼(若是異步預置數，取SN狀態)(2) 求反饋邏輯 預置數信號低有效若S0SN-1的編碼是從小到大的順序，取SN-1狀態編碼中值為1的各位Q”與非”；否則取SN-1編碼中值為1的各位Q與值為0的各位Q的非進行”與非” 預置數信號高有效SN-1狀態編碼中相應位進行”與”(3) 畫邏輯圖7.2.4

26、 基于MSI計數器的任意M進制計數器例7.5 用74LS161設計十進制計數器74LS161異步清零、同步預置數，4位二進制計數器預置為0方式計數器計10個脈沖后，就預置為0S9=1001，反饋邏輯LOAD=Q3Q074LS161D1D0D2D3CLKENTENPMRLOADRCOQ1Q0Q2Q3CLK117.2.4 基于MSI計數器的任意M進制計數器例7.5 用74LS161設計十進制計數器預置為最小數方式用進位輸出RCO完成預置數操作Q3Q2Q1Q0=1111時，RCO=1，反相后送給LOAD，預置數據為D3D2D1D0=01107.2.4 基于MSI計數器的任意M進制計數器例7.5 用7

27、4LS161設計十進制計數器預置為最大數方式置最大數方式計到某個數后，置為最大數，然后接著從0開始計數4位二進制計數器的最大數是1111；要實現十進制計數，需跳過6個狀態應該在計到1000時，使預置數端(同步預置數)有效，下個脈沖到達時置為11111111可視為狀態轉換中的S0S0=1111，S9=1000；即，Q3Q2Q1Q0=1000時，LOAD=0；故反饋邏輯LOAD=Q3Q2Q1Q0；預置數為D3D2D1D0=11117.2.4 基于MSI計數器的任意M進制計數器例7.5 用74LS161設計十進制計數器反饋邏輯LOAD=Q3Q2Q1Q0；預置數為D3D2D1D0=11117.2.4

28、基于MSI計數器的任意M進制計數器例7.5 用74LS161設計十進制計數器S0=1010，S9=0011；即，Q3Q2Q1Q0=0011時，LOAD=0；故反饋邏輯LOAD=Q3Q2Q1Q0；預置數為D3D2D1D0=1010預置為中間數方式置中間數方式計到某個數后，就置為一個中間數 ，然后接著開始計數，該中間數可視為S0狀態設中間數為1010，S9=0011跳過6個狀態：0100 、0101、0110、0111 、1000、10017.2.4 基于MSI計數器的任意M進制計數器例7.5 用74LS161設計十進制計數器反饋邏輯LOAD=Q3Q2Q1Q0；預置數為D3D2D1D0=1010若

29、預置的中間數取0011，則構成余3碼十進制計數器反饋邏輯LOAD=Q3Q2；預置數為D3D2D1D0=00117.2.4 基于MSI計數器的任意M進制計數器例7.6 74LS192構成六進制加法計數器要求初態取001074LS192雙時鐘輸入，同步BCD碼可逆計數器異步清零(高有效)、異步預置數(低有效)加法計數UP接計數脈沖，DN接高電平由于初態是S0=0010，74LS192是異步預置數，S6=1000即，當Q3Q2Q1Q0=1000時，PL=0(S0S6是從小到大順序)反饋邏輯PL=Q3；預置的數據為D3D2D1D0=00107.2.4 基于MSI計數器的任意M進制計數器例7.7 74L

30、S163構成二十四進制計數器(3) 24個有效狀態的編碼依次取00H17H設兩片構成的計數器的計數值為Q7Q0低位進行十六進制計數，當計數值Q7Q0=00010111(17H)時，應將兩個計數器同時清零即可，故兩個計數器的MR=Q4Q2Q1Q07.2.4 基于MSI計數器的任意M進制計數器例7.7 74LS163構成二十四進制計數器74LS163同步清零、同步預置數，4位同步二進制計數2片74LS163，分別作為個位和十位計數(1) 取023的8421BCD碼作為24個有效狀態的編碼7.2.4 基于MSI計數器的任意M進制計數器例7.7 74LS163構成二十四進制計數器(2) 有效狀態的編碼

31、取06H0FH、 16H1FH、 26H29H設兩片構成的計數器的計數值為Q7Q0個位進行十進制計數(有效狀態6F)，故若Q3Q0=1111(即RCO=1)或者Q7Q4=0010且Q3Q0=1001(個位計了3個脈沖)時，個位的LOAD=0，即個位的LOAD=RCOQ5Q3Q0十位當計了23個脈沖時應清零，即十位的MR=Q5Q3Q07.2.5 移位寄存器型計數器將移位寄存器的輸出以一定方式反饋到串行輸入端構成環形計數器結構簡單，但有效狀態少(n位移位寄存器n進制) 4位環形計數器的邏輯圖7.2.5 移位寄存器型計數器設電路初始狀態Q3Q2Q1Q0=0001(通過觸發器置、復位實現)由0001、

32、0010、0100、1000組成有效循環；其余4個狀態是無效狀態該電路不能自啟動 環形計數器7.2.5 移位寄存器型計數器扭環形計數器約翰遜(Johnson)計數器74LS194構成4位扭環形計數器將環形計數器的反饋函數 D0=Q3 改成D0=Q37.2.5 移位寄存器型計數器扭環形計數器約翰遜(Johnson)計數器初始時，Q3Q2Q1Q0=0000兩個相鄰狀態只有一個變量不同，不會產生競爭-冒險n位扭環形移位寄存器可實現2n進制計數器該電路仍然不能自啟動7.2.5 移位寄存器型計數器移位寄存器型計數器的自啟動方法例7.8 設計一個能自啟動的4位扭環形計數器方法：修改邏輯設計，切斷無效循環，

33、引導到有效狀態分析：FFi到FFi+1位的移位關系是固定的，只能修改FF0的次態。如：從1001處切斷，并引導到0011反饋邏輯：D0=Q3+Q2Q1Q07.2.5 移位寄存器型計數器反饋邏輯：D0=Q3+Q2Q1Q0環形計數器實現自啟動的原理類似，但更復雜移位寄存器型計數器的自啟動方法7.3 順序脈沖發生器7.3.1 由計數器和譯碼器構成順序脈沖發生器7.3 順序脈沖發生器產生8個節拍的順序脈沖發生器(節拍脈沖發生器)7.3 順序脈沖發生器7.3.1 由計數器和譯碼器構成順序脈沖發生器順序脈沖發生器輸出波形觸發器翻轉有先后，會產生競爭-冒險，出現干擾尖脈沖7.3 順序脈沖發生器7.3.1 由

34、計數器和譯碼器構成順序脈沖發生器用扭環形計數器取代普通的計數器引入封鎖脈沖，消除競爭-冒險現象 在74LS161與74LS138構成的順序脈沖發生器中，可通過CLK控制74LS138的E2來實現消除干擾脈沖的方法7.3 順序脈沖發生器7.3.1 由計數器和譯碼器構成順序脈沖發生器用扭環形計數器取代普通的計數器引入封鎖脈沖，消除競爭-冒險現象 在74LS161與74LS138構成的順序脈沖發生器中，可通過CLK控制74LS138的E2來實現消除干擾脈沖的方法7.3 順序脈沖發生器7.3.2 環形計數器作為順序脈沖發生器環形計數器本身就構成順序脈沖發生器8位環形計數器構成的順序脈沖發生器輸出波形7

35、.4 基于MSI時序邏輯電路的分析與設計7.4 基于MSI時序邏輯電路的分析與設計7.4.1 基于MSI時序邏輯電路的分析分析由MSI構成的時序邏輯電路時，首先將電路劃分為若干個功能模塊，然后分析每個模塊的功能，在此基礎上分析出整體電路的邏輯功能。下面通過舉例說明基于MSI時序電路的分析方法。7.4.1 基于MSI時序邏輯電路的分析74HC161(同步預置數)：LOAD=C/S若C/S=0：CLK上升沿作用下,將Q2Q1Q0Din裝入移位寄存器若C/S=1：CLK上升沿作用下,74LS161進行加法計數4位二進制加法計數器7.4.1 基于MSI時序邏輯電路的分析例7.10 試分析X=0和1時電

36、路的邏輯功能2個模塊計數器和數據選擇器數據選擇器74LS251Y=CBAD0+CBAD1+CBAD2+CBAD3+CBAD4+CBAD5+CBAD6+CBAD7 =Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1XQ0+Q3Q2Q1+Q3Q2Q1輸出Z=Y計數器74LS161LOAD(74LS251的Y)=0時裝入數據00Q2Q2=1時計數，Q3Q2Q1控制74LS251的C、B、A7.4.1 基于MSI時序邏輯電路的分析例7.10 試分析X=0和1時電路的邏輯功能例7.10的狀態轉換表(X=0)Q3 Q2 Q1 Q0 Y=LOADQ3* Q2* Q1* Q0* Z=Y0

37、0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01111111111110(置數)0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 00 0 1 10000000000001設初態Q3Q2Q1Q0=0000X=0時的功能：余3碼加法計數器，Z是進位輸出信號X=0時Y=Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q

38、3Q2Q17.4.1 基于MSI時序邏輯電路的分析例7.10 試分析X=0和1時電路的邏輯功能例7.10的狀態轉換表(X=1)Q3 Q2 Q1 Q0 Y=LOADQ3* Q2* Q1* Q0* Z=Y0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11111111110(置數)0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00000000001設初態Q3Q2Q1Q0=0000X=1時的功能：8421BCD碼加法計數

39、器，Z是進位輸出信號X=1時Y=Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1+Q3Q2Q1Q0+Q3Q2Q1+Q3Q2Q17.4.1 基于MSI時序邏輯電路的分析例7.10 試分析X=0和1時電路的邏輯功能無論X=0或1，電路均能自啟動前面未出現的各無效狀態的轉換表XQ3 Q2 Q1 Q0Y=LOADQ3* Q2* Q1* Q0*01 1 0 11 1 1 01 1 1 10(置數)110 0 1 11 1 1 10 0 0 011 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1110(置數)0(置數)111 0 1 11 1 0 00 0 1 10

40、 0 1 11 1 1 10 0 0 07.4.1 基于MSI時序邏輯電路的分析例7.11 分析邏輯功能，其中CLK的周期為1s74LS290：CKA連Q3，CKB連CLK5421碼計數Q0輸出是CLK的十分頻，即周期為10s的脈沖，送給74LS161Y2Y31CKBCKAR01R02S91S92Q0Q1Q2Q3CLKTPD0D1D2D3Q0Q1Q2Q31 CLKMRCOLOADABCE1Y0Y11E2E3Y4Y5Y6Y7MD0D1D2S0Q0Q1S1Q2Q3D3CLKDSLDSR30074LS29074LS16174LS13874LS1940007.4.1 基于MSI時序邏輯電路的分析例7.

41、11 分析邏輯功能，其中CLK的周期為1sY2Y31CKBCKAR01R02S91S92Q0Q1Q2Q3CLKTPD0D1D2D3Q0Q1Q2Q31 CLKMRCOLOADABCE1Y0Y11E2E3Y4Y5Y6Y7MD0D1D2S0Q0Q1S1Q2Q3D3CLKDSLDSR30074LS29074LS16174LS13874LS194000(2) 74LS161(同步預置數)：LOAD=Q2Q0，預置0對周期為10s的脈沖進行六進制計數7.4.1 基于MSI時序邏輯電路的分析例7.11 分析邏輯功能，其中CLK的周期為1sY2Y31CKBCKAR01R02S91S92Q0Q1Q2Q3CLKT

42、PD0D1D2D3Q0Q1Q2Q31 CLKMRCOLOADABCE1Y0Y11E2E3Y4Y5Y6Y7MD0D1D2S0Q0Q1S1Q2Q3D3CLKDSLDSR30074LS29074LS16174LS13874LS194000(3) 74LS138：對74LS161的輸出譯碼，控制74LS194的S1、S07.4.1 基于MSI時序邏輯電路的分析例7.11 分析邏輯功能，其中CLK的周期為1sY2Y31CKBCKAR01R02S91S92Q0Q1Q2Q3CLKTPD0D1D2D3Q0Q1Q2Q31 CLKMRCOLOADABCE1Y0Y11E2E3Y4Y5Y6Y7MD0D1D2S0Q0Q

43、1S1Q2Q3D3CLKDSLDSR30074LS29074LS16174LS13874LS194000(4) 74LS194：根據S1、S0的狀態進行操作，輸出控制指示燈，其中：S1=MY3Y4=MCBACBA=M+CBA+CBAS0=MY0Y1= MCBACBA=M+CBA+CBA7.4.1 基于MSI時序邏輯電路的分析例7.11 分析邏輯功能，其中CLK的周期為1s電路的邏輯功能：首先送數，使最左側(Q0控制的)燈亮，然后進行光點控制：光點右移20s，保持10s；再左移20s，保持10s；重復進行例7.11的功能表(控制)MQ2 Q1 Q0 (161)C B A (138) S1 S0

44、功能0X X X1 1送數(CLK上升沿)110 0 00 0 10 10 1左移(CLK上升沿)10 1 00 0保持110 1 11 0 01 01 0右移(CLK上升沿)11 0 10 0保持74LS194的 S1=M+CBA+CBA S0=M+CBA+CBA7.4.2 基于MSI時序邏輯電路的設計7.4.2 基于MSI時序邏輯電路的設計設計步驟：(1) 確定輸入/輸出邏輯變量并賦予邏輯值；根據設計要求及現有芯片，將總體邏輯設計劃分為若干子功能模塊(2) 各功能塊內部電路設計(3) 各塊邏輯電路相互連接，畫出整個邏輯電路圖注意事項：(1) 一般，狀態化簡并非必須(2) 狀態分配根據器件功

45、能而定(3) 求驅動方程和輸出方程時，要確定MSI在每個狀態下的操作功能，并設置各控制端的驅動信號。7.4.2 基于MSI時序邏輯電路的設計例7.12 設計一個能自啟動的燈光控制電路，要求紅、綠、黃燈在時鐘作用下按要求轉換狀態 指示燈狀態轉換順序(1亮，0滅)CLK順序紅 黃 綠0123456780 0 01 0 00 1 00 0 11 1 10 0 10 1 01 0 00 0 0將燈的狀態作為輸出，用Z1、Z2、Z3表示用74LS161實現八進制計數用74LS138對74LS161的輸出Q2Q1Q0譯碼控制Z1Z37.4.2 基于MSI時序邏輯電路的設計狀態轉換表Q3 Q2 Q1 Q0

46、(161) C B A (138)mi=1(74138)Z1 Z2 Z30 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1m0m1m2m3m4m5m6m70 0 01 0 00 1 00 0 11 1 10 0 10 1 01 0 0得輸出Z的邏輯表達式：Z1=m1+m4+m7= m1m4m7=Y1Y4Y7Z2=m2+m4+m6= Y2Y4Y6Z3=m3+m4+m5= Y3Y4Y5例7.12 設計一個能自啟動的燈光控制電路，要求紅、綠、黃燈在時鐘作用下按要求轉換狀態7.4.2 基于MSI時序邏輯電路的設計例7.13 用74LS194和74LS138設計一個能同時產生101101和110100雙序列脈沖發生器，要求電路能自啟動計數器模塊和譯碼器模塊計數器：用74LS194(左移)構成六進制扭環形計數器74LS194的功能表工作方式輸入輸出CLKS1 S0DSR