1、一、填空題（10 分,每小題 1 分）1.2.3.用EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成的設(shè)計(jì)與實(shí)現(xiàn)。可編程器件分為和。隨著 EDA 技術(shù)的不斷完善與成熟，的設(shè)計(jì)方法Verilog HDL 設(shè)計(jì)當(dāng)中。的被應(yīng)用于4.5.6.目前國(guó)際上較大的PLD 器件制造公司有和公司。完整的條件語(yǔ)句將產(chǎn)生電路，不完整的條件語(yǔ)句將產(chǎn)生電路。阻塞性賦值符號(hào)為，非阻塞性賦值符號(hào)為 。二、選擇題 (10 分，每小題 2 分)1.大規(guī)模可編程器件主要有 FPGA、CPLD 兩類，下列對(duì) FPGA 結(jié)構(gòu)與工作原理的描述中，正確的是。AFPGA 全稱為復(fù)雜可編程邏輯器件；BFPGA 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；

2、C基于SRAM 的FPGA 器件，在每次上電后必須進(jìn)行一次配置；D在 Altera 公司生產(chǎn)的器件中，MAX7000 系列屬FPGA 結(jié)構(gòu)。2.基于 EDA 軟件的 FPGA / CPLD 設(shè)計(jì)流程為：原理圖/HDL 文本輸入 綜合適配編程硬件測(cè)試。正確的是。功能仿真 時(shí)序仿真 邏輯綜合 配置 分配管腳ABCD3.子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列哪些方法是面積優(yōu)化。流水線設(shè)計(jì)資源共享 邏輯優(yōu)化 串行化寄存器配平關(guān)鍵路徑法ABCD4.下列標(biāo)識(shí)符中，是不合法的標(biāo)識(shí)符。A9moonBSe0C Not_Ack_0D signall5.下

3、列語(yǔ)句中，不屬于并行語(yǔ)句的是：A過(guò)程語(yǔ)句Bassign 語(yǔ)句C元件例化語(yǔ)句 Dcase 語(yǔ)句三、EDA（10 分）寫(xiě)出下列縮寫(xiě)的中文含義：ASIC： FPGA： CPLD： EDA：IP：RTL： SOPC： LPM： IEEE：ISP： 四、簡(jiǎn)答題（10 分）1.簡(jiǎn)要說(shuō)明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題 4 分）。2.簡(jiǎn)述有限狀態(tài)機(jī)FSM 分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM 的三段式描述風(fēng)格中，三段分別描述什么？（本題 6 分）五、程序注解（20 分,每空 1 分）moduleAAA( a ,b ); outputa ; input 6:0 b ; re

4、g2:0 sum; eger i; rega ; always (b) begin sum = 0; for(i = 0;i=6;i = i+1) if(bi) sum = sum+1; if(sum2)a = 1; elsea = 0; endendmodule本程序的邏輯功能是： 。四、VerilogHDL 語(yǔ)言編程題（1、2 小題 10 分，3 小題 20 分）要求：寫(xiě)清分析設(shè)計(jì)步驟和注釋。1.試用 Verilog HDL 描述一個(gè)帶進(jìn)位輸入、輸出的 8 位全加器。端口：A、B 為加數(shù)，CI 為進(jìn)位輸入，S 為和，CO 為進(jìn)位輸出2. 編寫(xiě)一個(gè)帶異步清零、異步置位的D 觸發(fā)器。端口：CL

5、K 為時(shí)鐘，D 為輸入，CLK 為清零輸入端，SET 為置位輸入端；Q 輸出端。3. 設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的 10 進(jìn)制計(jì)數(shù)器。端口設(shè)定如下：輸入端口：CLK：時(shí)鐘，RST：復(fù)位端，EN：時(shí)鐘使能端，LOAD：置位控制端，DIN：置位數(shù)據(jù)端；輸出端口：COUT：進(jìn)位輸出端，DOUT：計(jì)數(shù)輸出端。一、填空題（每空 2 分，共 20 分）1、 ASIC2、FPGA和 CPLD。3、自頂向下4、 Altera 和 Xilinx 5、組合 時(shí)序 6、 = = 二、選擇題1、C三、EDAASIC FPGA CPLD EDA IP(10 分，每小題 2 分)2、B3、B4、 A5、D

6、（10 分）集成電路現(xiàn)場(chǎng)可編程門(mén)陣列 復(fù)雜可編程邏輯器件電子設(shè)計(jì)自動(dòng)化知識(shí)產(chǎn)權(quán)核RTL SOPC LPM IEEEISP寄存器傳輸級(jí) 可編程片上系統(tǒng)參數(shù)可定制宏模塊庫(kù)電子電氣工程師在系統(tǒng)可編程四、簡(jiǎn)答題（10 分）1、簡(jiǎn)要說(shuō)明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題 4 分）。答：非阻塞（non-blocking)賦值方式 ( b= a)：b 的值被賦成新值a 的操作, 并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞（blocking)賦值方式 ( b = a)：b 的值立刻被賦成新值a；完成該賦值語(yǔ)句后才能執(zhí)行下一句的操作；硬件沒(méi)有對(duì)應(yīng)的電

7、路，因而綜合結(jié)果未知。2、 簡(jiǎn)述有限狀態(tài)機(jī) FSM 分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題 6 分）答：Mearly 型，Moore 型；前者與輸入與當(dāng)前狀態(tài)有關(guān)，而后者只和當(dāng)前狀態(tài)有關(guān)；Binary，Gray，One-Hot 編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出；五、程序注解（20 分,每空 1 分）moduleAAA( a ,b );定義模塊名為 AAA，端口為 a，boutputa ;定義a 為輸出端口input 6:0 b ;定義 b 為輸出端口，b 為 7 位二進(jìn)制數(shù) reg2:0 sum;sum 為 reg 型

8、變量，用于統(tǒng)計(jì)贊成的人數(shù)eger i;定義整型變量 i 為循環(huán)控制變量rega ;定義 a 為寄存器變量always (b)過(guò)程語(yǔ)句，敏感變量為 bbegin語(yǔ)句塊sum = 0;sum 初值為 0for(i = 0;i=6;i = i+1) for 語(yǔ)句，統(tǒng)計(jì) b 為 1 的個(gè)數(shù)if(bi)條件語(yǔ)句sum = sum+1;只要有人投贊成票，則 sum 加 1if(sum2)a = 1;若超過(guò) 4 人贊成，則表決通過(guò) elsea = 0;若不到 4 人，則不通過(guò)endendmodule本程序的邏輯功能是：7 人投票表決器。六、VerilogHDL 編程題（1、2 小題 10 分，3 小題 20

9、 分）要求：寫(xiě)清分析設(shè)計(jì)步驟和注釋。1.試用 Verilog HDL 描述一個(gè)帶進(jìn)位輸入、輸出的 8 位全加器。端口：A、B 為加數(shù)，CIN 為進(jìn)位輸入，S 為和，COUT 為進(jìn)位輸出module add4v(a,b,ci,s,co); input3:0 a;input3:0 b;inputci;output3:0 s;outpo;wire3:0 carry;function fa_s(input a,input b,inp fa_s= a b ci;endfunctioni);function fa_c(input a,input b,inp fa_c = a & b | a & ci |

10、b & ci;endfunctioni);assigns0 = fa_s(a0,b0,ci);assigncarry0 = fa_c(a0,b0,ci);assign s1 = fa_s(a1,b1,carry0);assign carry1 = fa_c(a1,b1,carry0);assign s2 = fa_s(a2,b2,carry1);assign carry2 = fa_c(a2,b2,carry1);assign s3 = fa_s(a3,b3,carry2);assign co = fa_c(a3,b3,carry2); endmodule2.編寫(xiě)一個(gè)帶異步清零、異步置位的D 觸發(fā)器。3.設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的 10 進(jìn)制計(jì)數(shù)器。mdule CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);inpLK;input EN ; input RST; input LOAD;input 3:0 DATA; output 3:0 DOUT;outpOUT;reg 3:0 Q1 ;reg COUT ;assign DOUT = Q1;always (edge CLK or negedge