1、電子設計競賽培訓講座電子設計競賽培訓講座杭州電子科技大學電子信息學院關注關注FPGAEDA技術及其在電子競賽中的應用Lab聯系方式z黃繼業zhttp:/ SystemLab可編程邏輯器件 FPGA - Field Programmable Gate Array（現場可編程門陣列）（現場可編程門陣列） CPLD - Complex Programmable Logic Device （復雜可編程邏輯器件）（復雜可編程邏輯器件）Lab主系統通用10針標準配置/下載接口目標板10針標準配置接口PIN1OTP配置器件配置器件插座插座LabLab電子設計競賽培訓講座電子設計競賽培訓講座相關參考網站相關參

2、考網站Lab參考網站ztelnet:/(討論：comp.arch.fpga)LLab電子設計競賽培訓講座電子設計競賽培訓講座歷屆全國電子設計競賽中歷屆全國電子設計競賽中FPGAFPGA應用應用Lab歷屆全國電子設計競賽中FPGA應用z實用信號源的設計和制作 1995年）z簡易數字頻率計 （1997年）z頻率特性測試儀 （1999年）z波形發生器 （2001年）z簡易數字存儲示波器 （2001年）z低頻數字式相位測量儀 （2003年）z簡易邏輯分析儀 （2003年）Lab歷屆全國電子設計競賽中FPGA應用z正弦信號發生器 （2005）z簡易頻譜分析儀 （200

3、5）z三相正弦波變頻電源 （2005年）z數字示波器數字示波器(2007年年)z光伏并網發電模擬裝置光伏并網發電模擬裝置 (2009年)z數字幅頻均衡功率放大器數字幅頻均衡功率放大器 （2009年）Labz2011年？Lab可能設計的FPGA應用技術原理zDDSz等精度測頻z數字鑒相z高速A/D采集控制zPWMzVGA、LCD、CRT掃描控制z數字濾波器設計Lab可能設計的FPGA應用技術原理zSPWM（正弦脈寬調制）z三相SPWMz全數字化語音合成Lab電子設計競賽培訓講座電子設計競賽培訓講座DDSDDSLabDDS直接數字合成clkoutffN2FWLabFM調頻問題：z在調頻模式下，FW

4、該如何給z調制波的Vpp決定調頻波的頻偏z中心頻率該如何確定Lab舉例：z載波：1MHzz待調制信號：1k正弦波z頻偏：10kHzzFclk=? N=?z如何確定FWN的變化范圍？Lab更為復雜的全數字調幅問題z在D/A前加數字乘法器可以調幅z幾個概念：z調制度z包絡z有符號數相乘LabLab較為理想的調幅z應該采用模擬方法z加模擬乘法器Lab電子設計競賽培訓講座電子設計競賽培訓講座PWMPWM、SPWMSPWMLabPWM模塊設計z模N計數器（控制PWM頻率）zPWM寬度寄存器（控制占空比）z數字比較器（生成PWM波形）Lab單相SPWMz自然采樣法y三角波-計數器實現y正弦波-DDS實現y

5、比較z驅動電路yH橋LabLabLab三相SPWMz自然采樣法y三角波-計數器實現y三路正弦波-120相位差，DDS實現y比較LabLab Waveforms and FFT ma = 0.8, mf = 15, fm = 60Hz, fcr = 900Hz Switching frequency fsw = fcr = 900HzSPWMLab電子設計競賽培訓講座電子設計競賽培訓講座頻率、相位測量頻率、相位測量Lab等精度測頻DQDFFENQinst2ENQinst3NOTinstCofscnt1cnt2fxSPWMLab電子設計競賽培訓講座電子設計競賽培訓講座高速數據采集、存儲與回放高速數

6、據采集、存儲與回放視頻數據？視頻數據？Lab高速A/D采集控制zTLC5510/TLC5540z閃速A/DzTLC5510 20MSPSzTLC5540 40MSPSz都是采用Pipeline技術，在采集過程中不能停止采集，在初始采集時候，前導的幾個數據是錯誤的Lab高速存儲z方法一：采用雙口RAM構成循環隊列z方法二：采用FIFO，提高系統效率Lab舉例：z數字示波器設計中，如果設計要求是2K存儲深度，可以使用2K的RAM或雙口RAM構成循環隊列Lab舉例z攝像頭數據采集，如果處理系統速度較慢，使用FIFO來協調速率Lab高速D/A輸出控制zTHS5651z125MSPSz一般用于DDSLa

7、b注意事項：z注意一下輸出帶負載能力zD/A輸出直流分量處理Lab電子設計競賽培訓講座電子設計競賽培訓講座顯示控制顯示控制LabCRT掃描控制（模擬示波器X-Y方式）z鋸齒波發生z不需要高速D/ALab多蹤顯示z交替顯示就是Y軸偏轉板上以觸發掃描的鋸齒波為節拍，交替接通兩路被測信號。1號鋸齒波周期內，Y軸偏轉板上為通道1的正弦波，電子束在熒光屏上掃出一個正弦波片斷，2號鋸齒波開始，Y軸偏轉板立即接通通道2的三角波，電子束又重新在熒光屏上掃出一個三角波片斷，如此往復，就在熒光屏上得到了正弦波和三角波的同時顯示。在交替顯示中，負責切換兩個通道信號的電子開關，是以觸發后的鋸齒波為節拍的。LabTFT

8、 LCD（=3.5）掃描控制z同步信號產生y水平同步（行同步）y垂直同步（幀同步）z像素數據高速讀取LabTFT LCD（10.5）掃描控制z同步信號產生y水平同步（行同步）y垂直同步（幀同步）z像素數據高速讀取zLVDS信號發生LabVGA掃描控制z原理同LCD掃描z區別: 加RAMDACzTHS8134BLab電子設計競賽培訓講座電子設計競賽培訓講座數字濾波器數字濾波器Lab數字濾波器設計z使用FIR IP Corez系數配置Lab電子設計競賽培訓講座電子設計競賽培訓講座與與MCUMCU的接口的接口Lab電子系統FPGA模擬信號MCU微控制器數碼管顯示鍵盤信號調理模擬部分模擬輸出功率輸出L

9、abMCU與FPGA分工協作zMCUy低速、復雜邏輯關系的控制y系統主控zFPGAy高速y簡單邏輯關系控制LabFPGA與MCU接口只收不發z一般情況下，MCU直接發數據和控制信號給FPGA，FPGA不需要反饋z并口方式：yLOADCLK:裝載數據時鐘(MCU發起)yDATA:8位或者16位，數據或控制字ySEL：數據或控制字選擇LabFPGA與MCU接口只收不發z串口模式： （模擬SPI）ySCLK：串行時鐘（MCU發起）ySDO：串行發送數據信號yLOAD：數據移位完成后裝載信號yCMDSEL（可選）：數據控制字選擇，在LOAD時候有效 （本信號可復合在串行數據中，信號線可選）LabFPG

10、A與MCU接口收發z串口模式：ySCLK：串行時鐘（MCU發起）ySDO：串行發送數據信號yLOAD：數據移位完成后裝載信號yCMDSEL（可選）：數據控制字選擇，在LOAD時候有效 （本信號可復合在串行數據中，信號線可選）ySDI：串行接收信號yRDY:串行數據準備完成LabFPGA與51單片機接口外擴存儲器總線Labz #include / 注意：此頭文件必須包含z void main(void)z z/ 給出鎖存器00H地址信號zXBYTE0 x0 = 0 x8A;z/ 給出鎖存器01H地址信號zXBYTE0 x1 = 0 xAD;zz Lab雙向LabFPGA與MCU接口z不建議采用雙向端口z不建議模擬存儲器總線Lab電子設計競賽培訓講座電子設計競賽培訓講座其他其他LabFPGA應用相關z高速A/D、D/A連接z與MCU接口設計z高速電路設計z多電壓系統電源設計zEMC電磁兼容LabHDL使用zHDL硬件描述語言yVerilog HDLyVHDLz用HDL進行數字邏輯的描述、仿真LabFPGA集成開發環境的使用LabIP核使用zLPM（參數可定制模塊）yROMyDual-Port RAMyFIFOyzMegaCore、LogiCorez處理器軟核yNios IIz其他IPLab電子設計競賽培訓講座電子設計競賽培訓講座調試方法調試方法Lab新