1、 提出一個問題提出一個問題往往比往往比解決一個問解決一個問題題更重要，因為解決一個問題也許僅更重要，因為解決一個問題也許僅僅是一個數學上或實驗上的技能而已，僅是一個數學上或實驗上的技能而已，而提出問題，新的角度去看舊問題，而提出問題，新的角度去看舊問題，卻需要創造性的想象力，而且標志著卻需要創造性的想象力，而且標志著科學的真正科學的真正進步進步。集成電路設計與九天集成電路設計與九天EDA工具應用工具應用第第7章章 模擬集成電路晶體管級設計模擬集成電路晶體管級設計 7.1 模擬集成電路晶體管級的設計概論 7.2 模擬電路設計的內容和指標參數 7.3 模擬集成電路晶體管級的設計流程 7.4 模擬集

2、成電路的電路仿真 7.5 模擬集成電路的版圖設計要點 7.6 運算放大器的設計 7.1模擬集成電路晶體管級的設計概模擬集成電路晶體管級的設計概論論 模擬集成電路的定義模擬集成電路的定義 模擬集成電路與數字集成電路區別模擬集成電路與數字集成電路區別模擬集成電路晶體管級的設計概論模擬集成電路晶體管級的設計概論模擬集成電路的定義模擬集成電路的定義 模擬集成電路是處理模擬信號的集成電路，其主要特點是，電路的輸入和輸出是一個或一些連續變化的模擬信號。 模擬信號是在時間和幅度上都連續變化的信號，例如語音信號、溫度信號、壓力信號、速度信號等。在客觀世界中，多數物理量都是以模擬形式存在的，因此分析和設計模擬集

3、成電路對于模擬信號的處理具有重要的實際意義。 模擬集成電路晶體管級的設計概論模擬集成電路晶體管級的設計概論模擬集成電路與數字集成電路區別模擬集成電路與數字集成電路區別 要求電路的每一個組成單元必須是精確的，其性能與版圖設計的相關性比數字集成電路強得多。 其版圖設計從平面布局到各器件的幾何圖形的設計都要十分的“講究”，需要考慮的問題往往比數字集成電路多得多。 如果在電路級上而不是在邏輯級上來考慮和優化一個數字集成電路的性能，這將與模擬集成電路有許多共同點，對高速數字集成電路的設計尤其如此。 7.2模擬電路設計的內容和指標 從電子電路應用談起 放大器是模擬電路中最廣泛應用的電路 模擬電路設計的指標

4、放大器的應用例子 立體聲揚聲器放大 話筒10k 峰值50mv 揚聲器15w 8，將峰值電壓為15.5v、1.94A的電流加上去，產生最大的輸出功率、電壓放大倍數15.5/0.05=310；電流放大倍數388000。放大器的應用例子放大器的性能指標 中頻中頻電壓增益 輸入阻抗、輸出阻抗 上、下限轉折頻率-帶寬頻率特性幅頻相頻特性 (相位裕度) 噪聲 功耗 輸出電壓擺幅 穩定性（鎖相環）、精度 速度放大器性能舉例 實際放大電路的結構 仍以話筒放大為例 一般來講 輸入阻抗越大越好，輸出阻抗越小越好 考慮頻帶的影響常用分析定理 戴維南定理：任何包括電壓源、電流源和阻抗的二端口網絡都可以用一個電壓源串聯

5、電阻的等效的電路代替 米勒效應ZA1C2,111;11,1211211ZACAsCZACCAsCZsCZFFFFF很大，），如（輸出電容）（即輸入電容放大器的實際模型及頻率相應 重要概念 1.放大0v上下的小信號，而非直流信號 2.需要一個或多個直流電源供電 3.放大元件需調整到適合的工作點 將變化的輸入電壓加到直流輸入電壓上，就會輸出大的電壓變化，一般通過電容進行耦合。頻率模型 理想的放大器模型 非理想的放大器模型 中頻模型：耦合電容短路，寄生電容開路 高頻模型：耦合電容短路，寄生電容顯現 低頻模型：耦合電容顯現，寄生電容開路 頻率相關系數分模型變化 倍頻程概念 所以在設計電路的時候 要知道

6、頻率轉折點放大器元件 雙極性三極管 Mos放大電路 運算放大器 理想 非理想 性能參數 增益帶寬積GBW：中頻增益的幅度和放大器的3db帶寬的乘積 定值模擬集成電路晶體管級的設計流程模擬集成電路晶體管級的設計流程 模擬集成電路的設計難點模擬集成電路的設計難點 模擬集成電路的設計流程模擬集成電路的設計流程 模擬集成電路晶體管級的設計流程模擬集成電路晶體管級的設計流程模擬集成電路的設計難點模擬集成電路的設計難點 模擬集成電路設計涉及到速度、功耗、增益、精度、工作頻率、帶寬、噪聲等諸多因素的影響。因此，在設計模擬集成電路時要根據設計指標要求進行適度的折中。（八邊型法則） 模擬信號處理過程中，在要求速

7、度和精度的同時，模擬電路對噪聲、串擾和其他干擾信號比數字電路敏感得多。 器件的二階效應對模擬電路性能的影響比對數字電路的影響嚴重的多。模擬集成電路晶體管級的設計流程模擬集成電路晶體管級的設計流程模擬集成電路的設計難點模擬集成電路的設計難點(續續) 高性能模擬電路的設計很少能夠自動完成，通常每一個器件都需要“手工設計”；而數字電路通常用自動綜合和自動布局布線的方法來完成。 盡管模擬集成電路的設計方法和設計工具已經有了很大的發展，但對模擬電路中許多效應的建模和仿真仍然存在難題，這就要求設計者利用知識和經驗來分析仿真結果。 模擬集成電路晶體管級的設計流程模擬集成電路晶體管級的設計流程性 能 指 標

8、要 求 明 細 表選 擇 合 適 的 電 路 結 構手 工 計 算 電 路 器 件 參 數電 路 圖 編 輯 和 修 改電 路 仿 真滿 足 指 標 要 求 ？版 圖 設 計 和 驗 證滿 足 設 計 要 求 ？流 片 和 封 裝 測 試是是是是否否否否模擬集成電路晶體管級的設計流程模擬集成電路晶體管級的設計流程 傳統的模擬集成電路設計流程圖見上圖 ,設計方法可稱為從上至下的設計方法。 該設計流程可分為前端設計和后端設計。通常，前端設計包括這個流程圖中由上至下的五個方框，即從性能指標明細表到電路仿真以及判斷仿真是否通過；后端設計是從版圖設計開始到芯片測試過程。 模擬集成電路晶體管級的設計流程模

9、擬集成電路晶體管級的設計流程模擬集成電路的設計流程模擬集成電路的設計流程(續續)（1）性能指標要求明細表性能指標要求明細表 詳細給出設計的模擬集成電路的指標。 （2）選擇合適的電路結構選擇合適的電路結構 根據性能指標從經濟的觀點出發，選擇合適的電路結構。 （3）手工計算電路元器件參數手工計算電路元器件參數 根據模擬電路的理論, 估算電路能夠實現的性能指標。（4）電路圖編輯和修改電路圖編輯和修改 采用某種電路編輯軟件,完成畫電路圖的任務，并通過仿真結果對電路參數進行修改。 模擬集成電路晶體管級的設計流程模擬集成電路晶體管級的設計流程模擬集成電路的設計流程模擬集成電路的設計流程(續續)（5）電路仿

10、真電路仿真 對電路進行仿真并反復修改其電路中元件參數以達到設計目標要求。（6）版圖設計和驗證版圖設計和驗證 采用版圖設計軟件在指定的工藝規則下進行該電路的版圖設計。 （7）流片和封裝測試流片和封裝測試 版圖形成GDS-II文件送到芯片制造公司流片, 流片后做封裝測試， 7.3 模擬集成電路的電路仿真模擬集成電路的電路仿真 模擬集成電路仿真的重要性模擬集成電路仿真的重要性 模擬集成電路仿真的類型模擬集成電路仿真的類型 模擬集成電路的工藝角仿真模擬集成電路的工藝角仿真7.3 模擬集成電路的電路仿真模擬集成電路的電路仿真模擬集成電路仿真的重要性模擬集成電路仿真的重要性模擬集成電路晶體管級的電路仿真是

11、確保模擬集成電路芯片設計成功的重要措施之一。集成電路的投片生產可謂是一擲千金，一絲一毫的設計差錯所造成的損失都是難以承受的。對設計進行全面而深入的電路仿真，找出設計中存在的問題，優化電路中的器件參數，使電路的仿真結果滿足設計指標要求并留有較寬的余量，基本可保證模擬集成電路設計成功。7.3 模擬集成電路的電路仿真模擬集成電路的電路仿真7.3.1 模擬集成電路仿真的類型模擬集成電路仿真的類型（1）直流工作點分析）直流工作點分析 對電路中每個節點的直流工作電壓、流過電源的電流與總功耗進行分析。簡單來說電路的直流工作點為電路的直流電壓偏置。 （2）交流頻率分析）交流頻率分析 即電路的頻率響應分析，對電

12、路中各待測節點進行頻率分析，得到該節點的幅頻和相頻特性曲線。 （3）瞬態分析）瞬態分析 電路中節點電壓和支路電流等相關變量的時域分析，即節點電壓或支路電流對時間變量的響應。主要功能是在電路的交流信號激勵下，對所關心的電路中節點電壓和支路電流隨時間的變化波形進行分析，以確定電路的失真度、電路的延遲、電路的上升沿和下降沿的時間、電路的轉換速率和建立時間等 。 模擬集成電路的電路仿真模擬集成電路的電路仿真模擬集成電路仿真的類型模擬集成電路仿真的類型(續續)（4）傅立葉分析）傅立葉分析 仿真電路中節點電壓或支路電流時域信號的直流分量、基波分量和諧波分量的幅度和相位，該分析用于電路的頻譜分析。 （5）噪

13、聲分析）噪聲分析 分析計算電路中節點電壓或支路電流的噪聲功率密度、電路中各種無源器件或有源器件產生的噪聲。（6）失真分析）失真分析 用于仿真電路中的諧波失真和內部調制失真。 模擬集成電路的電路仿真模擬集成電路的電路仿真模擬集成電路仿真的類型模擬集成電路仿真的類型(續續)（7）參數掃描分析）參數掃描分析 仿真電路中某個元件的參數在一定取值范圍內變化時，對電路直流工作點、瞬態特性、交流頻率特性的影響。 （8）溫度掃描分析）溫度掃描分析 研究不同溫度下的電路特性。 （9）極）極-零點分析零點分析 用于求解交流小信號電路傳遞函數中極點和零點的個數及其數值。 模擬集成電路的電路仿真模擬集成電路的電路仿真

14、模擬集成電路仿真的類型模擬集成電路仿真的類型(續續)（10）傳遞函數分析）傳遞函數分析 求解電路的輸入源和電路的輸出電壓之間的傳遞函數. （11）直流和交流靈敏度分析）直流和交流靈敏度分析 研究元件參數變化對電路中節點電壓、支路電流的大小和頻響特性指標的影響。 （12）最壞情況分析）最壞情況分析 通過仿真得到電路中元件參數在給定的誤差條件下，電路特性變化的最壞可能結果。 7.3.2 模擬集成電路的工藝角仿真模擬集成電路的工藝角仿真 集成電路工藝制造過程中，由于環境溫度、摻雜濃度、曝光時間等各種制造條件的變化，會造成不同的晶片之間以及不同的批次之間模型參數的變化。 為了在一定程度上保證芯片的性能

15、和成品率，工藝工程師們以“工藝角” 的形式給出了器件的模型參數。將NMOS和PMOS晶體管的速度波動范圍限制在由四個角所確定的矩形內。這四個角分別是：快NMOS與快PMOS、慢NMOS與慢PMOS、快NMOS與慢PMOS、慢NMOS與快PMOS，如下圖所示。 模擬集成電路的電路仿真模擬集成電路的電路仿真模擬集成電路的電路仿真模擬集成電路的電路仿真模擬集成電路的工藝角仿真模擬集成電路的工藝角仿真(續續) NMOS速度PMOS速度圖7.2 基于NMOS和PMOS器件的工藝角示意圖模擬集成電路的電路仿真模擬集成電路的電路仿真模擬集成電路的工藝角仿真模擬集成電路的工藝角仿真(續續)CMOS工藝角的仿真

16、模型文件:* mosMOS model *The mos model has 5 corners and each name as below: * .lib tt : typical nmos, typical pmos * .lib ff: fast nmos, fast pmos * .lib fs: fast nmos, slow pmos * .lib sf: slow nmos, fast pmos * .lib ss: slow nmos, slow pmos 模擬集成電路的電路仿真模擬集成電路的電路仿真模擬集成電路的工藝角仿真模擬集成電路的工藝角仿真(續續) 這段注釋指明了該仿

17、真模型文件包含了MOS器件參數的典型值和4個工藝角參數值，并分別以tt、ff、fs、sf和ss為標識。 在電路的Spice網表中，通過.lib語句就可以選擇不同情況下的器件參數進行電路仿真。 7.4 模擬集成電路的版圖設計要點模擬集成電路的版圖設計要點 版圖設計基本要求版圖設計基本要求 版圖匹配設計版圖匹配設計 7.4 模擬集成電路的版圖設計要點模擬集成電路的版圖設計要點7.4.1 版圖設計基本要求版圖設計基本要求:在整個集成電路設計過程中，版圖設計是其中重要的一環，它將每個元件的電路表示轉換成物理設計。同時，元件間連接的線網也被轉換成幾何連線圖形。對于復雜的版圖設計，一般把版圖設計分成若干個

18、子步驟進行。1）版圖模塊分劃）版圖模塊分劃為了將處理問題的規模縮小，通常把整個電路劃分成若干個模塊，分別設計子單元模塊的版圖，然后再組合起來。模擬集成電路的版圖設計要點模擬集成電路的版圖設計要點版圖設計基本要求版圖設計基本要求(續續)2）版圖規劃和布局）版圖規劃和布局其目的在于為每個模塊在整個芯片中選擇一個好的布圖方案，從而使得傳輸信號通路與非相關信號通路分隔開，降低有用信號受干擾的程度。信號的走線要完全對稱以克服外界干擾。3）布線）布線布線是指根據一定的規則和電路的限制把布好局的各個模塊用互連線連接起來，并進一步優化布線結果。4）壓縮）壓縮壓縮是指布線完成后的優化處理過程，其目的是為了進一步

19、的減小芯片的面積。7.4 模擬集成電路的版圖設計要點模擬集成電路的版圖設計要點7.4.2 版圖匹配設計版圖匹配設計 全差分電路的版圖要求盡可能做到晶體管匹配設計和電阻電容匹配設計。晶體管匹配設計是為了減小模擬電路的共模漂移電流和失調，電阻電容匹配設計是為了保證一定的匹配精度。晶體管匹配設計規則如下：晶體管匹配設計規則如下： 1）使用相同尺寸的叉指（）使用相同尺寸的叉指（finger）結構）結構由于模擬集成電路經常有一些晶體管的溝道寬度很大，為了減小MOS晶體管源漏結面積和柵電阻，獲得大的柵長柵寬，常將其分為很多部分，就是我們所說的叉指結構。 模擬集成電路的版圖設計要點模擬集成電路的版圖設計要點

20、版圖匹配設計版圖匹配設計(續續)2）在可能的情況下，盡可能采用大的柵長和柵）在可能的情況下，盡可能采用大的柵長和柵 寬的晶體管。寬的晶體管。3）要求匹配的晶體管在版圖中排列方向一致。）要求匹配的晶體管在版圖中排列方向一致。4）應使晶體管的排列以中心對稱。）應使晶體管的排列以中心對稱。5）盡量減少金屬布線通過晶體管的有源區。）盡量減少金屬布線通過晶體管的有源區。7.5 設計舉例設計舉例運算放大器的設計運算放大器的設計 運算放大器是一種典型的模擬集成電路，它包含了電流鏡、差動放大器等模擬集成電路基本單元，涉及器件匹配、負反饋和頻率補償等電路技術。同時，它又常常作為一個基本電路用來構成模擬加法器、有

21、源濾波器、模數（A/D）以及數模（D/A）等功能模塊。因此，掌握了運算放大器的設計和應用，也就掌握了模擬集成電路設計的基本技能。 這里主要討論CMOS運算放大器的設計，首先介紹MOS場效應晶體管電流鏡電路的基本原理。電流鏡電路電流鏡電路的設計的設計 7.5.1 MOS電流鏡基本原理電流鏡基本原理電流鏡電路廣泛地應用在模擬集成電路中，其主要功能是為模擬電路提供正確的偏置電流。在理想情況下，其電流值與加在兩端的電壓無關，并保持為常數。因此在電流鏡電路設計中設計的基本要求是：電流鏡要為模擬集成電路提供穩定的工作電流和較大的輸出電阻。電流鏡電路電流鏡電路的設計的設計1）基本電流鏡）基本電流鏡M1IR

22、E FVD DM2IO U T圖7.3 由MOS場效應晶體管構成的基本電流鏡電路電流鏡電路電流鏡電路的設計的設計1）基本電流鏡）基本電流鏡對于一個場效應管，在忽略其溝道調制效應的情況下（即=0），根據飽和薩氏方程ID = gmVGS = K(VGSVth)2 可知，飽和的MOS管漏極電流在器件尺寸（W/L）與工藝參數（n，Vth）確定的情況下，僅僅與其柵源電壓有關。所以只要是相同的工藝制作的兩個相同的MOS器件具有相同的柵源電壓，并且都工作在飽和區，則其漏極電流完全相等，即實現了所謂的電流復制。電流鏡電路電流鏡電路的設計的設計1）基本電流鏡）基本電流鏡 根據飽和薩氏方程，在考慮溝道調制效應時有

23、只要改變M1和M2的寬長比，就可以設計出所需要的Iout。 通過該電路的交流小信號等效電路可得其輸出阻抗ro= rds2。 考慮到溝道長度調制效應及輸出端負載的影響，輸出電壓Vout通常是一個變量，導致Iout不等于IREF。為了抑制溝道長度調制效應的影響，得到更好的電流源性能，要對基本電流鏡進行改進。REFDS1DS212OUT)1 ()1 ()()(IVVLWLWI電流鏡電路電流鏡電路的設計的設計2）威爾遜電流鏡）威爾遜電流鏡M1IREFVDDM2IOUTM3電流鏡電路電流鏡電路的設計的設計2）威爾遜電流鏡）威爾遜電流鏡 威爾遜電流鏡的工作原理威爾遜電流鏡的工作原理 是利用負反饋來提高電流

24、鏡的輸出阻抗以使電流鏡具有更好的恒流特性。假設輸出電流Iout有一個Iout的增量，則M2的漏極電壓也有一個V的增量。該增量通過M1和 M2的鏡象作用反饋到M1支路，則M1的VGS1也有一個V的增量，該增量導致M1的漏極電流增大，該電流增量與IREF的差值通過M3使得Iout調節到原來的值；反之亦然。因此，Iout的穩定是由M2將輸出電流反饋到IREF支路得到。電流鏡電路電流鏡電路的設計的設計2）威爾遜電流鏡）威爾遜電流鏡 威爾遜電流鏡的飽和薩氏方程威爾遜電流鏡的飽和薩氏方程 由于VDS2 = VGS2 VGS2Vth，M2必然工作在飽和區；VGS1 = VGS2，M1和 M2的尺寸，參數相同

25、，所以VDS1 = VGS3 + VGS2 VGS1Vth，M1也必然工作在飽和區 。 其電路的飽和薩氏方程 :)1 ()1 ()()(1DSDS212REFoutVVLWLWII電流鏡電路電流鏡電路的設計的設計 威爾遜電流鏡的輸出阻抗威爾遜電流鏡的輸出阻抗 通過該電路的交流小信號等效電路并忽略M3管的襯底偏置效應，可計算其輸出阻抗為: 進一步推導可得: 2222313133/ 11/ 1dsmdsmmdsmmdsdsorgrggrggrrr)1 (11112332dsmmmdsmorgggrgr電流鏡電路電流鏡電路的設計的設計 威爾遜電流鏡的輸出阻抗威爾遜電流鏡的輸出阻抗假定gm1= gm2

26、= gm3，1/gm1，則上式可簡化為:將威爾遜電流鏡的輸出阻抗和基本電流鏡的輸出阻抗（rds2）相比較，威爾遜電流鏡具有更大的輸出阻抗，其恒流特性得到了很大的提高。問題 : M1和M2管的漏源電壓不相等，M2管的漏源電壓受電流鏡負載的影響可能進入三極管區。 311dsdsmorrgr電流鏡電路電流鏡電路的設計的設計3）改進的威爾遜電流鏡）改進的威爾遜電流鏡M1IR E FVD DM2IO U TM3M4電流鏡電路電流鏡電路的設計的設計3）改進的威爾遜電流鏡）改進的威爾遜電流鏡 電路增加了二極管連接的M4，使電路的恒流特性得到進一步提高。飽和薩氏方程Iout/IREF的表達式和威爾遜電流鏡相同

27、，且有VDS1= VGS2+ VGS3VGS4。設定VGS3= VGS4，則有VDS1= VGS2 VDS2，則 電路的輸出電流與溝道調制效應無關，是一種精確的比例電流源。要達到VGS3= VGS4的要求，只要滿足下式即可：12)/()/(LWLWIIREFOUT1243)/()/()/()/(LWLWLWLW電流鏡電路電流鏡電路的設計的設計4）共源共柵電流鏡）共源共柵電流鏡M1IR E FVD DM2IO U TM3M4BA電流鏡電路電流鏡電路的設計的設計4）共源共柵電流鏡）共源共柵電流鏡 電路采用了共源共柵結構，使電流鏡具有很好的恒流特性以及高的輸出阻抗。適當選擇M3和M4的尺寸，可實現V

28、GS3= VGS4。而且，從上圖可知，VGS4+VA = VGS3+ VB， 因此，若(W/L)3/(W/L)4=(W/L)2/(W/L)1，則可得到VA = VB，所以，輸出電流與輸入電流之間的關系和改進的威爾遜電流鏡相同。同樣，通過其交流小信號等效電路可推導出該電路的輸出阻抗為： 其中，4是M4管的體效應系數。從該式可以看出，共源共柵電流鏡取得很高的輸出阻抗。)1 (444242mdsdsdsdsogrrrrr結論 威爾遜電流鏡及其改進電路、共源共柵電流鏡均存在一個共同的缺點：由于它們的輸出端到地之間有兩個串聯的晶體管，正常工作時它們必須處于飽和區，結果導致保證這些電路正常工作的最低輸出電

29、壓要比基本電流鏡高，從而限制了這些電流鏡在某些低壓條件下的應用。7.5.2 MOS差分放大電路差分放大電路 差分放大器作為運算放大器的輸入級，其主要任務是放大差模信號、抑制共模信號。 下面將分兩部分討論MOS差分放大器1）基本的）基本的MOS差分放大電路差分放大電路2）MOS差分放大器的負載形式差分放大器的負載形式MOS差分放大電路差分放大電路1）基本的）基本的MOS差分放大電路差分放大電路M1VDDM2負載負載VBM3Vi1Vi2VD1VD2ID2ID1ISSM1VDDM2負載負載VBM3Vi1Vi2VD1VD2ID2ID1ISS（a） NMOS電路結構（b） PMOS電路結構 MOS差分放

30、大電路差分放大電路1）基本的）基本的MOS差分放大電路差分放大電路基本的MOS差分放大電路中，差分對管是完全匹配的一對同種MOS晶體管，它們具有相同的電學參數和幾何參數，電路上構成共源結構。MOS差分放大器的電路結構如上圖所示。其中，圖（a）給出的是以NMOS晶體管作為差分對管、 NMOS 為有源負載的電路結構，圖（b）給出的是以NMOS晶體管為差分對管、 PMOS 為有源負載的的電路結構。電路中的負載可以是各種形式，通常為有源負載。M3被偏置在飽和區，提供恒流ISS。這個恒流源在差分對管的源端，構成對共模信號的負反饋，即輸入的差模電壓為零時，差分放大器兩個支路的電流相等，輸出電壓差VD1VD

31、20。MOS差分放大電路差分放大電路2）MOS差分放大器的負載形式差分放大器的負載形式差分放大器的負載通常是有源 形式：（1）增強型NMOS有源負載（構成E/E型放大器，即增強/增強型放大器）（2）耗盡型NMOS有源負載（構成E/D型放大器，即增強/耗盡型放大器）（3）互補型有源負載（PMOS恒流源負載）（4）電流鏡負載。MOS差分放大電路差分放大電路2）MOS差分放大器的負載形式差分放大器的負載形式M1VDDM2VBM3Vi1Vi2VD1VD2ID2ID1ISSM4M5M1VDDM2VBM3Vi1Vi2VD1VD2ID2ID1ISSM4M5VB1M1VDDM2VBM3Vi1Vi2VD1VD2

32、ID2ID1ISSM4M5（a） E/E型（襯底偏置效應）（b）PMOS恒流源負載（單端輸出問題）（c）PMOS電流鏡（單轉雙）7.5.3 CMOS運算放大器設計 M5CCM13R1Vout Vin- VDDCLPart1Part2Part3M11M12M10M9M8M3M4M1M2Vin+M14M7M6圖7.11 CMOS兩級運放的電路結構CMOS運算放大器設計 Part1為運算放大器的電流鏡偏置電路；Part2為運算放大器的第一級放大器；Part3為運算放大器的第二級放大器。 第一級放大器為標準基本差分運算放大器，第二級放大器為PMOS管作為負載的NMOS共源放大器。 在第一級放大器和第二

33、級放大器之間采用補償網絡來消除第二個極點對低頻放大倍數、單位增益帶寬和相位裕度的影響,提高運算放大器的工作穩定性。CMOS運算放大器設計性能單位數值小信號低頻電壓增益 （DC Gain）V/V3000單位增益帶寬 （Unit-Gain Bandwidth）MHz100相位裕度 （Phase Margin）度70轉換速率 （Slew Rate）V/S100表7.1 運放性能指標 CMOS運算放大器設計建立時間 1% （Settling Time）ns80共模抑制比 （Common Mode Rejection Range）dB80電源電壓 （Power Supply）V5輸入共模范圍 （Inpu

34、t Common Mode Range）V1.53.5電壓輸出范圍 （Output Range）V0.34.7負載電容 （Load Capacitance）pF2功耗 （Power Consumption）mW15電源電壓抑制比 （Power Supply Rejection Range）dB80CMOS運算放大器設計運放性能指標解釋運放性能指標解釋：（1）小信號低頻電壓增益：運放在小信號低 頻輸入信號狀態下的電壓放大倍數。（2）單位增益帶寬：運放在開環狀態下，當放大倍數為0dB時的頻率范圍。（3）相位裕度：運放在開環狀態下，當放大倍數為0dB時所對應的相位和180度的差值。（4）轉換速率：運

35、放在開環狀態，輸入信號為大信號激勵條件下，運放由非線性進入線性所需要的時間。 相位裕度相位裕度相位裕度可以看作是系統進入不穩定狀態之前可以增加的相位變化，相位裕相位裕度可以看作是系統進入不穩定狀態之前可以增加的相位變化，相位裕度越大，系統越穩定，但同時時間響應速度減慢了，因此必須要有一個比較度越大，系統越穩定，但同時時間響應速度減慢了，因此必須要有一個比較合適的相位裕度。合適的相位裕度。 相位裕度（相位裕度（phase margin，PM）在電路設計中是非常重要的一個指標，主）在電路設計中是非常重要的一個指標，主要用來衡量負反饋系統的穩定性，并能用來預測閉環系統階躍響應的過沖。要用來衡量負反饋

36、系統的穩定性，并能用來預測閉環系統階躍響應的過沖。首先定義使增益幅值等于首先定義使增益幅值等于1的頻率點位的頻率點位“增益交點增益交點”（gain crossover point），設為頻率點），設為頻率點w1；使增益相位等于；使增益相位等于-180的頻率點位的頻率點位“相位交點相位交點”（phase crossover point），設為頻率點），設為頻率點W2。相位裕度的定義為：運算放大器增益的相位在增益交點頻率時，與相位裕度的定義為：運算放大器增益的相位在增益交點頻率時，與 -180相位的差值，表達式為相位的差值，表達式為PM=Av(W1)(180)= Av(W1) +180 式中的式中

37、的w1為運算放大器的增益交點頻率。為運算放大器的增益交點頻率。經研究發現，相位裕度至少要經研究發現，相位裕度至少要45 ，最好是，最好是60 。1、一般在運放電路中，由于純電阻性網絡對于相位裕度不產生影響，故提高、一般在運放電路中，由于純電阻性網絡對于相位裕度不產生影響，故提高相位裕度主要通過增加容抗，增加零點，或者是通過改變其零點或極點對應相位裕度主要通過增加容抗，增加零點，或者是通過改變其零點或極點對應的頻率來提高其相位裕度。的頻率來提高其相位裕度。2、主要就是為了抗一些來自寄生電容，器件的誤差或者電容等隨溫度變化帶、主要就是為了抗一些來自寄生電容，器件的誤差或者電容等隨溫度變化帶來的來的

38、10%-20%的誤差等可能帶來的干擾，的誤差等可能帶來的干擾，45或者或者60是我們的一個工程經是我們的一個工程經驗，能保證在實測的時候應該不會導致振蕩。驗，能保證在實測的時候應該不會導致振蕩。零極點 零極點本來就是用來描述電路特性的，在當頻率在某個零點處，系統的幅值增益增加20dB/dec,在某個極點處減小20dB/dec，但其相位特性還得依據實際電路來決定CMOS運算放大器設計（5）建立時間 （1%）：運放在開環狀態下，輸入信號為大信號激勵，運放由進入線性的開始點到輸出穩定到穩定值的（1%）范圍內所需要的時間。（6）共模抑制比：運放在開環狀態下，對共模信號或共模噪聲的抑制能力，其表達式為（

39、7）電源電壓：提供給運放的工作電壓。（8）輸入共模范圍：運放在開環狀態下允許 的輸入共模電壓范圍。CMOS運算放大器設計（9）輸出范圍：運放在開環狀態下，輸出電壓能夠達到的最大范圍。（10）負載電容：運放在開環狀態下， 所能帶動的最大電容負載。（11）功耗：運放在開環狀態下允許消耗的最大靜態功耗。（12）電源電壓抑制比：運放在開環狀態下對電源電壓波動或電源電壓噪聲的抑制能力。CMOS運算放大器設計7.5.3.1 兩級運算放大器的主體電路設計兩級運算放大器的主體電路設計 晶體管級模擬集成電路設計的一般流程是：根據設計指標，結合已經學習和了解的基本電路理論和結構進行電路元件參數值的估算，通過估算得

40、到電路Spice仿真的初始電路描述文件。1）運算放大器的手工計算）運算放大器的手工計算2）Spice描述語句描述語句3）驗證手工計算的運放主要參數）驗證手工計算的運放主要參數4）運算放大器的仿真結果與分析）運算放大器的仿真結果與分析CMOS運算放大器設計 CMOS兩級運算放大器的仿真分析結果（1）運放的輸入失調電壓仿真）運放的輸入失調電壓仿真 由圖可知，當輸入電壓為2.5V3mV時，輸出電壓正好為2.5V，所以輸入失調電壓為3mV 需要說明的是：輸入失調電壓是由器件制造中的失配引起的，因此仿真時，需要通過改變其中一個輸入管的尺寸來模擬實際制造中可能引起的差分對管尺寸失配情況，否則輸入失調電壓仿

41、真值為0CMOS運算放大器設計 CMOS兩級運算放大器的仿真分析結果（2）運放的共模輸入范圍）運放的共模輸入范圍（2）運放的共模輸入范圍 運放的共模輸入范圍可通過觀測運放的輸入輸出跟隨特性來獲得。運放的電源為5V，將運放的反相端和輸出相連，構成緩沖器；同相端加直流掃描從0到5V，經仿真得到的運放輸入輸出跟隨特性如上圖所示，其輸入共模電壓范圍從0.1V到4.6V，滿足了設計指標的要求CMOS運算放大器設計CMOS兩級運算放大器的仿真分析結果（3）運放的輸出電壓擺幅特性）運放的輸出電壓擺幅特性運放的輸出電壓運放的輸出電壓擺幅特性是仿真運放的輸出電壓最大值和最小值擺幅特性是仿真運放的輸出電壓最大值和最小值CMOS運算放大器設計CMOS兩級運算放大器的仿