1、1低功耗CMOS集成電路設計低功耗觸發器 -基于低功耗觸發器研究by 王倫耀 -浙江大學碩士論文2觸發器及其低功耗必要性功耗分析低功耗觸發器設計技術34觸發器及其低功耗必要性在各種復雜的數字電路中不但需要對二值信號進行算術運算和邏輯運算，還經常需要將這些信號和運算結果保存起來。為此,需要使用具有記憶功能的基本邏輯單元。能夠存儲1位二值信號的基本單元電路通稱位為觸發器。觸發器作為時序電路最基本的組成單元，是低功耗電路設計的一個重要方面。觸發器：觸發器： 5觸發器：觸發器： 根據劃分標準觸發器可分成不同的類別。根據實現一次狀態轉換方式的不同可以將觸發器分成下面四種類型：主從型結構觸發器；并列式結構

2、觸發器；維持阻塞觸發器；時鐘競爭觸發器。根據電路結構形式不同，可以分為：基本RS觸發器，同步RS觸發器，主從型觸發器，維持阻塞觸發器和邊沿觸發器等。觸發器及其低功耗必要性6觸發器：觸發器： 根據劃分標準觸發器可分成不同的類別。根據控制方式的不同(即信號的輸入方式以及觸發器狀態隨輸入信號變化的規律的不同)，觸發器的邏輯功能在細節上又有所不同。因此觸發器又可以根據邏輯功能分為RS觸發器，JK觸發器，T觸發器，D觸發器等幾種類型。此外，根據存儲數據的原理的不同，還把觸發器分為靜態觸發器，動態觸發器和介于二者之間的半靜態觸發器。觸發器及其低功耗必要性7觸發器：觸發器：一、基本一、基本RS觸發器觸發器

3、用與非門組成的基本RS觸發器電路結構:由門電路組成的，它與組合邏輯電路的根本區別在于，電路中有反饋線，即門電路的輸入、輸出端交叉耦合。&GG12RSQQRSQQGG12RSQQ11RSQQ用或非門組成的基本RS觸發器觸發器及其低功耗必要性8觸發器：觸發器：二、二、 同步同步RS觸發器觸發器給觸發器加一個時鐘控制端CP，只有在CP端上出現時鐘脈沖時，觸發器的狀態才能變化。這種觸發器稱為同步觸發器。同步RS觸發器的電路結構如下：&CP3GG&GG12QQSRQQ1S1R C1CP觸發器及其低功耗必要性9觸發器：觸發器：二、二、 同步同步RS觸發器觸發器&CP3GG&

4、amp;GG12QQSRCPSRQ有效翻轉空翻由于在CP=1期間，G3、G4門都是開著的，都能接收R、S信號，所以，如果在CP=1期間R、S發生多次變化，則觸發器的狀態也可能發生多次翻轉。在一個時鐘脈沖周期中，觸發器發生多次翻轉的現象叫做空翻。觸發器及其低功耗必要性10觸發器：觸發器：三、主從三、主從RSRS觸發器觸發器 由兩級同步RS觸發器串聯組成。G1G4組成從觸發器，G5G8組成主觸發器。CP 與CP互補，使兩個觸發器工作在兩個不同的時區內。&3G4GG8GCP7&G&G6&5&19G主觸發器從觸發器&GG12QQQQRSQQ1S1R C1

5、CP觸發器及其低功耗必要性11觸發器：觸發器：二、主從二、主從RSRS觸發器觸發器 &3G4GG8GCP7&G&G6&5&19G主觸發器從觸發器&GG12QQQQRS主從觸發器的觸發翻轉分為兩個節拍：（1）當CP1時，CP0，從觸發器被封鎖，保持原狀態不變：主觸發器工作，接收R和S端的輸入信號。（2）當CP由1躍變到0時，即CP=0、CP1。主觸發器被封鎖，輸入信號R、S不再影響主觸發器的狀態；從觸發器工作，接收主觸發器輸出端的狀態。 特點：（1）主從觸發器的翻轉是在CP由1變0時刻（CP下降沿）發生的。（2）CP一旦變為0后，主觸發器被封鎖，其

6、狀態不再受R、S影響，因此不會有空翻現象。觸發器及其低功耗必要性12觸發器：觸發器：三、主從三、主從RSRS觸發器觸發器 &3G4GG8GCP7&G&G6&5&19G主觸發器從觸發器&GG12QQQQRS主從觸發器的觸發翻轉分為兩個節拍：（1）當CP1時，CP0，從觸發器被封鎖，保持原狀態不變：主觸發器工作，接收R和S端的輸入信號。（2）當CP由1躍變到0時，即CP=0、CP1。主觸發器被封鎖，輸入信號R、S不再影響主觸發器的狀態；從觸發器工作，接收主觸發器輸出端的狀態。 特點：（1）主從觸發器的翻轉是在CP由1變0時刻（CP下降沿）發生的。（2

7、）CP一旦變為0后，主觸發器被封鎖，其狀態不再受R、S影響，因此不會有空翻現象。觸發器及其低功耗必要性13觸發器：觸發器：四、主從四、主從JKJK觸發器觸發器 主從RS觸發器的缺點：使用時有約束條件RS=0。 為此，將觸發器的兩個互補的輸出端信號通過兩根反饋線分別引到輸入端的G7、G8門，這樣，就構成了JK觸發器。Q&G12GQ&G&7G8CP5&4&16GGGQGG3Q9JKCPQ1J1KQC1觸發器及其低功耗必要性14觸發器：觸發器：四、主從四、主從T T觸發器觸發器 如果將JK觸發器的J和K相連作為T輸入端就構成了T觸發器。CPQ1J1KQC1T觸

8、發器及其低功耗必要性15觸發器：觸發器：五、維持五、維持阻塞邊沿阻塞邊沿D D觸發器觸發器解決空翻和一次變化問題。D觸發器只有一個觸發輸入端D，因此，邏輯關系非常簡單。D觸發器的特性方程為：Qn+1=D為了克服空翻，并具有邊沿觸發器的特性，在原電路的基礎上引入三根反饋線L1、L2、L3。CP&5G6G3GG43456&GG12QQDQQQQL1L23L觸發器及其低功耗必要性為什么低功耗觸發器？為什么低功耗觸發器？ 數字邏輯電路分類：組合邏輯和時序邏輯； 數字信號的存儲有兩種實現方式： 一是采用正反饋的方式或信號重構實現（靜態）在這種情況下，將一個或多個輸出內部輸出信號反饋到輸入

9、端,通過正反饋得到一個穩定的輸出,實現數字信號的存儲。兩個首尾環接的反相器便是這種存儲方式的一個典型電路。16觸發器及其低功耗必要性為什么低功耗觸發器？為什么低功耗觸發器？ 數字信號的存儲有兩種實現方式： 二是采用電荷儲存方式實現（動態），這種存儲方式在MOS電路設計中非常的普遍,但它需要不斷的刷新,以防止因為電荷的流失導致存儲信號值的改變。因此我們經常將這種存儲方式稱為動態的。相對于第二種方式,而第一種存儲方式是不用刷新的,因此我們稱這種方式是靜態的。17觸發器及其低功耗必要性18在低功耗大規模集成電路設計中,其中很有意義的一塊是如何降低與時鐘相關的這部分電路的功耗,因為有資料表明,這一塊電

10、路的功耗占整個芯片功耗的20%一50%之多1。進一步細分這部分和時鐘相關的電路的功耗,大致可以分成以下3部分2：1、時鐘網絡消耗的功耗；2、時鐘網絡中緩沖器的功耗；3、與時鐘網絡相連的觸發器的功耗。1 BradleyJ.Bensehneideretal., A300-MHz 64-b Quad Issue CMOS RISC MieroProeessor, IEEEJ.Solid-State Circuits,1995,30(6):1203一1211.2 WaiChung,Timothy Loand Manojsaehdev,A Comparative Analysis of Low-Powe

11、r Low-Voltage Dual-Edge-Triggered Flip一FlopS, IEEETransOnVery large Scale Integration(VLSI)System,2002,10(6):917一920.為什么低功耗觸發器？為什么低功耗觸發器？ 觸發器及其低功耗必要性19低功耗觸發器近年來的研究表明,在數字系統中時鐘系統消耗的功率占了系統功耗的比例為20%-50%。而觸發器消耗的功耗約占總的時鐘系統功耗的90%3。由于時鐘主要作用于觸發器,因此,對觸發器的功耗分析及低功耗設計就變得十分重要。3Sakurai,T.Kuroda.Low Power circuit d

12、esign for multimedia CMOSVLSI5.Proc.SynthesisSys.Integration Mixed Technol.(SASIMI),1996,PP:3一10.為什么低功耗觸發器？為什么低功耗觸發器？ 20為什么低功耗觸發器？為什么低功耗觸發器？ 時鐘網絡總的功耗的表達式:2()clkddclkclkffclkdataffdataPVfccfcVdd 為電源電壓；fclk 為時鐘頻率；fdata 為平均數據變換率；cclk 整個時鐘網絡的寄生電容；cffclk 觸發器而言時鐘輸入端的電容；cffdata 觸發器而言數據通路的電容。觸發器及其低功耗必要性21低功

13、耗觸發器為什么低功耗觸發器？為什么低功耗觸發器？ 對上頁等式右邊的任何一項的減少，都將降低整個時鐘網絡的功耗。對觸發器而言，降低時鐘網絡功耗可以做下列工作：1、減少時鐘信號的擺幅，或者減小Vdd值。2、在傳送等量的數據情況下，將時鐘頻率降下來(減少fclk)。這點很自然地會利用雙邊沿觸發器。3、通過簡化電路結構,減少芯片面積，從而達到減少整個電路的節點電容，降低功耗的目的。4、除了降低動態功耗，也有一些方法是建立在減少短路功耗的基礎上的。觸發器及其低功耗必要性功耗分析功耗分析低功耗觸發器設計技術2223觸發器功耗分析觸發器功耗觸發器功耗CMOS電路的主要功耗為動態功耗，且它的大部分起因于電路對

14、節點電容的充放電4。對某一節點電容Ci的每一次充電(或放電)將會導致:0.5(VDD)2能量的損耗。于是電路中某一節點i在全部工作時間中的平均功耗可以表示為:其中Esw:為開關活動性，它表示在每個時鐘周期1/fclk中的節點i信號的平均跳變數。4MPEDRAM. Power minimization in IC Design: Principles and applications.ACM Transactions on Design Autolnation,19961(1):3一56.21( )2iiDDclkswPCVfEi24觸發器功耗分析在CMOS電路中主從型D觸發器是主要采用的觸發器

15、類型。如不計置位和復位信號，D觸發器的輸入信號相對簡單，主要是時鐘信號clk及激勵輸入信號D。此外，D觸發器結構也比較簡單，易于功耗分析和估算；還有，在目前許多低功耗觸發器研究中，都以D觸發器為基礎進行的。以此提出的新的低功耗觸發器很多也是D觸發器。因此對D觸發器進行功耗分析具有很好的代表性。觸發器功耗觸發器功耗25觸發器功耗分析在對D觸發器的功耗估計方面，由于時鐘信號對觸發器的作用是固定的，因此只要觸發器的結構確定，則與時鐘信號有關的功耗易于計算與估計，且對每個觸發器均一樣。因此與觸發器的激勵輸入D有關的功耗則完全取決于D的跳變情況。著重研究觸發器功耗中與激勵輸入D有關的動態功耗分析，以使能

16、估計觸發器電路的存儲結構所消耗的功耗量，它與時鐘信號所致的動態功耗分析一起構成了對觸發器的動態功耗的完整分析。通過對觸發器的功耗分析，將有助于對觸發器能量消耗過程的了解，從而有助于針對性地提出的低功耗觸發器的設計。觸發器功耗觸發器功耗26觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析圖中主鎖存器由反相器I1和I2構成，它在clk=0時接受D輸入，而在clk=1時處于存儲狀態。從鎖存器由I3和I4構成，它在clk=1時接受主鎖存器的輸入，而在clk=0時處于存儲狀態，因此該主從型D觸發器是時鐘上升沿時改變輸出，即上升沿觸發的。27觸發器功耗分析TG1TG2TG3TG41G2G3G4GCPC

17、PCPCPCPCPCPCP主觸發器從觸發器1111DQQQQ主從主從D觸發器功耗分析觸發器功耗分析28觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析主從型D觸發器內部各節點的信號躍遷情況29觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析上邊的公式中，一當Esw確定，動態功耗便取決于負載電容。先來分析負載為一個反相器的情況對上級信號源所對應的負載電容。文獻5給出了一個反相器的電容分析。5J.M.RABAEY.Digital integrated circuits:a design Perspective.21( )2iiDDclkswPCVfEi30觸發器功耗分析主從主從D觸發器功耗

18、分析觸發器功耗分析Cgd1,2分別指MOS晶體管MI和M2的柵-漏之間存在的寄生覆蓋電容;Cdb1 和Cdb2:分別為MOS晶體管Ml和M2的漏區和襯底之間寄生pn結電容;Cw :為連線電容;Cg3和Cg4 :為下一級負載(M3,M4)柵極的等效電容;Cgd1,2 :是指考慮更下一級負載引起的一個等效電容。31觸發器功耗分析主從主從D觸發器觸發器1.2u工藝下MOS晶體管的模型參數：32觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析CL的組成及計算值33觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析D觸發器中各個節點的負載情況可以分為下列幾種:負載為一個反相器，如在傳輸門T3關閉情

19、況下的I1的負載；負載為2個反相器，如I3的負載；負載為3個反相器，如在傳輸門T3導通情況下的I1的負載。還有通過傳輸門對下一級負載進行充放電這種情況，如I2。34觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析1、負載為1個反相器。2、負載為2個或3個反相器。11212431,237.6gdgddbdbggWgdCCCCCCCCCfF21212431,231212431,22 ()59.83 ()82.0gdgddbdbggWgdgdgddbdbggWgdCCCCCCCCCfFCCCCCCCCCfF 35觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析在以上的討論中我們把傳輸門T3的

20、關閉與開啟均當作理想情況處理，事實上并非如此,由于傳輸門存在溝道電阻和寄生電容,它并不是一個理想的開關。MOS傳輸門的等效電路圖RT為10K；CT為9.2fF。36觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析D觸發器內部各節點輸出端負載電容理論估算值。37觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析為了驗證以上對D觸發器內部負載電容理論估算值，作者利用Pspice模擬對采用1.2u工藝的CMOS D觸發器測試能耗。實測D觸發器內部負載電容所致的動態功耗如下圖曲線(b)所示,而由上頁表所列的負載電容值計算所的動態功耗如下圖中的曲線(a)所示。發現二曲線吻合良好。在該時段中實測動態

21、功耗為17450fj,而由負載電容估算值為17955fj,誤差僅為2.9%。主從型D觸發器的動態功耗曲線a，理論結果；b，pspice模擬結果38觸發器功耗分析主從主從D觸發器功耗分析觸發器功耗分析D輸入的每次跳變導致該D觸發器中的動態能耗增量: E=2992.5fj。于是,只要獲得相應激勵輸入的開關活動性,可對該觸發器與激勵輸入跳變有關的功耗進行分析估算。應該指出,觸發器的存在還將增加時鐘信號源的功耗,然而,這部份功耗與D輸入的跳變情況無關。在不使用門控時鐘技術的情況下,由于時鐘信號在每一時鐘周期中施加于觸發器的各傳輸門,因此主從型D觸發器的動態功耗分析與之相應的功耗為定值而容易計算。觸發器

22、及其低功耗必要性功耗分析低功耗觸發器設計技術低功耗觸發器設計技術3940低功耗觸發器設計技術低功耗觸發器的可能辦法低功耗觸發器的可能辦法減少VDD；另外一個降低時鐘網路功耗的設計就是降低時鐘信號頻率。雙邊沿觸發器；也說明可以通過減小時鐘端和數據端的負載電容也能達到低功耗設計的目的。簡化觸發器的結構,減少與時鐘端和數據端相連接的晶體管的數目。2()clkddclkclkffclkdataffdataPVfccfc41低功耗觸發器設計技術1.抑制主從抑制主從D觸發器的短路功耗觸發器的短路功耗觸發器中的功耗由二部分組成,一部分是與時鐘信號有關的，其中除了時鐘緩沖反相器外,還有四個傳輸門,它們可視為時

23、鐘信號的負載。在忽略短路功耗的情況下動態功耗Pclk主要由電容的充放電功耗所組成。212clkLVDDclkswPC VfE42低功耗觸發器設計技術1.抑制主從抑制主從D觸發器的短路功耗觸發器的短路功耗觸發器的另一部分的功耗與激勵輸入信號有關。在激勵輸入沒有毛刺的情況下,主從型D觸發器內部各節點的躍遷情況與輸入激勵信號是一致的。在內部節點的節點電容確定的情況下,這部分的動態功耗取決于激勵輸入信號的開關活動性Esw或躍遷幾率)。43低功耗觸發器設計技術1.抑制主從抑制主從D觸發器的短路功耗觸發器的短路功耗在分析中發現該觸發器中的四個傳輸門受控于同一個時鐘。由于傳輸門間存在開啟和關斷的時間差異,這

24、導致原本應被傳輸門隔離開來的節點之間存在短暫的同時導通時間而形成短路電流,由此就增加了觸發器的短路功耗。44低功耗觸發器設計技術1.抑制主從抑制主從D觸發器的短路功耗觸發器的短路功耗除此以外,另外一部分功耗是由于控制觸發器的時鐘信號存在交迭現象,導致觸發器在狀態轉換過程中產生瞬時短路功耗。I1輸出，經T3，到節點5I4輸出，經T4，到節點5在條件T3與T4存在瞬間的同時開啟；在同時開啟的瞬間,節點3,7的電平剛好相異，從而形成I1與14的輸出短路現象。45低功耗觸發器設計技術1.抑制主從抑制主從D觸發器的短路功耗觸發器的短路功耗圖中的clk比clk非滯后一個反相器的延遲時間，因此T3,T4就不

25、會像理想那樣一直處于開關狀態完全相反的情況,而可能可能出現同時截止或低功耗觸發器研究同時導通的現象,即存在時鐘信號交迭(overlapping)現象。在瞬間1時,T3與T4中的nMOS管均處于導通狀態,而在瞬間2時,T3與T4中的pMOS管均處于導通狀態,換言之,在瞬間1,2傳輸門T3和T4都處于未關斷狀態。有可能產生短路功耗。46低功耗觸發器設計技術1.抑制主從抑制主從D觸發器的短路功耗觸發器的短路功耗造成時鐘信號交迭現象,除了時鐘信號經過反相器延遲外,另外一個原因和時鐘網絡負載不均勻以及網絡的RC延遲有關。因此消除這種因為時鐘信號交迭而引起的功耗的一個辦法就是采用2個完全沒有交迭的時鐘信號

26、,并用這個2個無交迭時鐘信號來控制觸發器工作,如下圖所示。非交迭的時鐘信號受非交迭時鐘信號控制的土從型D觸發器47低功耗觸發器設計技術1.抑制主從抑制主從D觸發器的短路功耗觸發器的短路功耗但在實際電路中,時鐘信號源一般只有一個,因此要產生上一頁所示的2個完全分開的時鐘信號來控制觸發器是有難度的。所以在一個時鐘源情況下消除這部分的功耗一個簡單的辦法就是采用下圖所示的由二個有一定相位差的時鐘clk和clk來分別控制傳輸門T3和T4的關斷及導通。從而使傳輸門T3和T4在打開和關斷時間有一個錯開。48低功耗觸發器設計技術1.抑制主從抑制主從D觸發器的短路功耗觸發器的短路功耗被引入的時鐘clk要滯后于原

27、來的時鐘clk。在瞬間2,3,傳輸門T3處于斷開狀態,因此此時不管傳輸門T4處于何種狀態不可能出現上述的短路情況；同樣在瞬間4傳輸門T4處于斷開狀態,因此不管此時傳輸門T3處于何種狀態也不可能出現上述短路功耗。49低功耗觸發器設計技術1.抑制主從抑制主從D觸發器的短路功耗觸發器的短路功耗改進前后流過T3,T4的電流大小的比較.Ib表示改進前；Ia表示改進后。50低功耗觸發器設計技術2.基于電路簡化的低功耗基于電路簡化的低功耗D觸發器設計觸發器設計由于電路的動態功耗和電路的節點電容的大小成正比，因此可以通過減少或簡化觸發器的結構，使觸發器內部的節點電容減小，實現減少功耗的目的。其中有采用單鎖存器

28、的觸發器結構實現一次操作型觸發器。由于它比傳統使用的主從觸發器節省了一半鎖存器，因此達到了可觀的功耗節省。即當時鐘信號的觸發沿來臨時，輸入端信號可能會出現多次的躍遷，而輸出最多只能發生一次變化，即一次操作。51主從主從D觸發器觸發器 低功耗觸發器設計技術2.基于電路簡化的低功耗基于電路簡化的低功耗D觸發器設計觸發器設計TG1TG2TG3TG41G2G3G4GCPCPCPCPCPCPCPCP主觸發器從觸發器1111DQQQQ52低功耗觸發器設計技術2.基于電路簡化的低功耗基于電路簡化的低功耗D觸發器設計觸發器設計-參考一種單鎖存器一種單鎖存器CMOS 靜態靜態D 觸發器的設計觸發器的設計一種單鎖

29、存器型D 觸發器結構MN 5、M P5 至至MN 8、M P8 組成了常規的組成了常規的8 管鎖存管鎖存器。器。其余管子皆屬于時鐘模塊。其余管子皆屬于時鐘模塊。53低功耗觸發器設計技術2.基于電路簡化的低功耗基于電路簡化的低功耗D觸發器設計觸發器設計工作原理：工作原理：其中MP1、MN1 構成反相器, 使時鐘信號CLK 延遲并反相為NCLK; MN2、MN3、MP2、MP3 構成與非門, CLK上跳時, 因反相器的延遲, 一短暫時間內與非門的兩個輸入端同時為1, 故NPHI為0；其他時間與非門兩個輸入端總是至少有一個為0, 故NPHI=1。PHI是NPHI的補信號, 與NPHI共同控制鎖存器,

30、 僅在NPHI=0、PHI=1、即CLK上升處出現NPHI負窄脈沖時使鎖存器導通。54低功耗觸發器設計技術2.基于電路簡化的低功耗基于電路簡化的低功耗D觸發器設計觸發器設計其基本原理是在CLK上升沿處, 利用一特殊的時鐘模塊產生一狹窄的控制脈沖, 使鎖存器短暫導通, 從而實現邊沿觸發寄存數據的功能。55低功耗觸發器設計技術2.基于電路簡化的低功耗基于電路簡化的低功耗D觸發器設計觸發器設計56低功耗觸發器設計技術2.基于電路簡化的低功耗基于電路簡化的低功耗D觸發器設計觸發器設計為提高集成度, 可將數個單鎖存器型D觸發器編成一組， 共同用一時鐘模塊。在這種場合，單鎖存器型D觸發器相對主從型D觸發器就可以節省更多的管子了，參見下表的對比：57低功耗觸發器設計技術總結總結：該結構主要是由有效時鐘沿產生一狹