1、第五章 異步時序邏輯電路5.1 5.1 異步時序邏輯電路模型異步時序邏輯電路模型5.2 5.2 脈沖異步時序邏輯電路分析和設計脈沖異步時序邏輯電路分析和設計5.3 5.3 電平異步時序邏輯電路分析和設計電平異步時序邏輯電路分析和設計5.4 5.4 電平異步時序邏輯電路的競爭與冒險電平異步時序邏輯電路的競爭與冒險5.5 5.5 電平異步時序邏輯電路設計舉例電平異步時序邏輯電路設計舉例5.1 異步時序邏輯電路模型異步時序邏輯電路模型1. 同步時序邏輯電路的特點同步時序邏輯電路的特點 各觸發器的時鐘端全部連接在一起，并接在系統時鐘端；各觸發器的時鐘端全部連接在一起，并接在系統時鐘端； 只有當時鐘脈沖

2、到來時，電路的狀態才能改變只有當時鐘脈沖到來時，電路的狀態才能改變; 改變后的狀態將一直保持到下一個時鐘脈沖的到來，此改變后的狀態將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入時無論外部輸入x有無變化；有無變化； 狀態表中的每個狀態都是穩定的。狀態表中的每個狀態都是穩定的。電路中除可以使用帶時鐘的觸發器外，還可以使用不帶電路中除可以使用帶時鐘的觸發器外，還可以使用不帶時鐘的觸發器和延遲元件作為存儲元件；時鐘的觸發器和延遲元件作為存儲元件； 電路中沒有統一的時鐘；電路中沒有統一的時鐘； 電路狀態的改變由外部輸入的變化直接引起。電路狀態的改變由外部輸入的變化直接引起。2. 異步時序邏輯電路的特

3、點異步時序邏輯電路的特點組 合電 路觸發器觸發器x1Z1y1Y1YryrxnZm存儲電路組 合電 路延遲元件x1Z1y1Y1YryrxnZm存儲電路延遲元件1 trt根據外部輸入是根據外部輸入是脈沖信號脈沖信號還是還是電平信號電平信號，可將異步時序邏輯電路分為脈沖異步時序電路和電平異步時序電路。 脈沖異步時序異步時序電路與同步同步時序電路相同點相同點是： 狀態的改變改變都依賴于外加依賴于外加脈沖。 存儲元件都是觸發器觸發器。 脈沖異步時序異步時序電路與同步同步時序電路的差異差異是： 脈沖異步時序電路無外加的統一無外加的統一的時鐘脈沖。 輸入變量輸入變量x x為脈沖信號，由輸入脈沖直接引起輸入脈

4、沖直接引起電 路的狀態改變。 由次態邏輯產生各觸發器控制輸入信號控制輸入信號(Y1, Y2 , ,Yr) ) ,而且還產生時間有先后的各觸發器的 時鐘控制信號時鐘控制信號(CP1, CP1, ,CPr) 。5.2 脈沖異步時序邏輯電路脈沖異步時序邏輯電路分析和設計分析和設計 異步時序電路的分析方法和同步時序電路的分析方法基本相同。但是異步時序電路沒有統一的時鐘信號，各觸發器只有在它的時鐘信號，特別是時鐘信號的有效邊沿到來時，狀態才會發生變化。因此，時鐘脈沖在異步電路中應作為一個輸入變量來處理，但不能與其它變量一起運算，而是作為控制條件。 一、脈沖異步時序邏輯電路的分析一、脈沖異步時序邏輯電路的

5、分析對輸入脈沖信號的兩點限制：對輸入脈沖信號的兩點限制： 在兩個或兩個以上的輸入線上不允許同時出現脈沖信號；在兩個或兩個以上的輸入線上不允許同時出現脈沖信號； 第二個輸入脈沖的到達，必須在第一個輸入脈沖所引起的第二個輸入脈沖的到達，必須在第一個輸入脈沖所引起的整個電路響應結束之后。整個電路響應結束之后。分析步驟如下分析步驟如下：(1) 寫出電路的輸出函數和激勵函數表達式。(2) 列出電路的狀態轉移真值表或寫出次態方程組。(3) 作狀態表和狀態圖。(4) 畫出時間圖和用文字描述電路的邏輯功能。 從分析步驟來看，異步時序電路的分析與同步時序電路分析相同，但是每一步實施時又有所不同。CP1=Q0例：

6、例：試分析如圖所示的時序邏輯電路試分析如圖所示的時序邏輯電路解：該電路為異步時序邏輯電路解：該電路為異步時序邏輯電路（1 1）時鐘方程）時鐘方程CP0 0=CP=CP2 2= =CP n20QJ 1KJ111K01K2n0n12QQJ （2 2）驅動方程）驅動方程F2JC1KQQF0JC1KQQQ2Q0CPJC1KQQF1Q1111（3 3）狀態方程）狀態方程n20QJ 1KJ111K01K2n0n12QQJ n0n21n0QQQn0n1n2n2QQQQ n11n1QQ(4)(4)狀態轉換表、狀態轉換圖狀態轉換表、狀態轉換圖CPCP2CP1CP0n0n1n2QQQ1n01n11n2QQQ1 0

7、 0 0 0 0 1 （CP0）（CP2）（CP1）0000011 0 0 1 0 1 0 0101 0 1 0 0 1 1 0111 0 1 1 1 0 0 1001 1 0 0 0 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 0 0 111110101無效狀態無效狀態有效循環有效循環無效狀態nn1nQKQJQ（6 6）結論：）結論： 能自啟動得異步五進制加法計數器能自啟動得異步五進制加法計數器（5 5）時序圖（設初態為）時序圖（設初態為000000）QQQCP00000101001110000001212345CP1 1= =Q0 0 （當（當FF0 0的的Q0

8、 0由由0101時，時，Q1 1才可能改變狀態。）才可能改變狀態。）例：例：試分析圖所示的時序邏輯電路試分析圖所示的時序邏輯電路該電路為異步時序邏輯電路。具體分析如下：該電路為異步時序邏輯電路。具體分析如下：（1 1）寫出各邏輯方程式。）寫出各邏輯方程式。時鐘方程：時鐘方程：CP0 0= =CP （時鐘脈沖源的上升沿觸發。）（時鐘脈沖源的上升沿觸發。）輸出方程：輸出方程：各觸發器的驅動方程：各觸發器的驅動方程：（3）作狀態轉換表。）作狀態轉換表。（2）將各驅動方程代入）將各驅動方程代入D觸發器的特性方程，得各觸發器的次觸發器的特性方程，得各觸發器的次態方程：態方程：1111nnQDQnnQDQ

9、0010（CP由由01時此式有效）時此式有效） （Q0由由01時此式有效）時此式有效） （4）作狀態轉換圖、時序圖。）作狀態轉換圖、時序圖。（5 5）邏輯功能分析）邏輯功能分析 由狀態圖可知：該電路一共有由狀態圖可知：該電路一共有4個狀態個狀態00、01、10、11，在時鐘脈沖作用下，按照減，在時鐘脈沖作用下，按照減1規律循環變化，所規律循環變化，所以是一個以是一個4進制減法計數器，進制減法計數器，Z是借位信號。是借位信號。Q/0/0/110111000Q/001Z1QCPQ0二、脈沖異步時序邏輯電路的設計方法二、脈沖異步時序邏輯電路的設計方法 脈沖異步時序邏輯電路的設計方法與同步時序邏輯電路

10、脈沖異步時序邏輯電路的設計方法與同步時序邏輯電路設計設計基本相同基本相同。只是在設計脈沖異步時序邏輯電路時，各觸。只是在設計脈沖異步時序邏輯電路時，各觸發器的發器的CP脈沖不再是同一個時鐘脈沖脈沖不再是同一個時鐘脈沖，而是把各，而是把各CP脈沖同脈沖同觸發器的其它輸入端一樣，觸發器的其它輸入端一樣，作為控制輸入變量作為控制輸入變量來考慮。這就來考慮。這就是設計異步時序邏輯電路時所遇到的特殊點。是設計異步時序邏輯電路時所遇到的特殊點。 另外，為了使電路工作可靠，輸入信號必須是串行序另外，為了使電路工作可靠，輸入信號必須是串行序列脈沖，第二個輸入脈沖到達時，必須在第一個輸入脈沖列脈沖，第二個輸入脈

11、沖到達時，必須在第一個輸入脈沖所引起的電路響應穩定之后。下面通過實例來說明脈沖異所引起的電路響應穩定之后。下面通過實例來說明脈沖異步時序邏輯電路的方法及步驟。步時序邏輯電路的方法及步驟。例：例：設計一個脈沖異步時序邏輯檢測器。該電路有設計一個脈沖異步時序邏輯檢測器。該電路有三個輸入三個輸入x1,x2和和x3，一個輸出，一個輸出Z，當檢測到輸入脈，當檢測到輸入脈沖序列為沖序列為x1x2x3時，輸出時，輸出Z為為1，其后當檢測到，其后當檢測到輸入脈沖出現輸入脈沖出現x2時，輸出時，輸出Z由由1變變0。進行邏輯抽象，建立電路的原始狀態轉換圖進行邏輯抽象，建立電路的原始狀態轉換圖和狀態轉換表。根據題意

12、，電路輸入、輸出波形關系如圖和狀態轉換表。根據題意，電路輸入、輸出波形關系如圖x1x2x3ZA/0B/0D/1C/0 x1x2x3x2x3x1x3x1x2x1x3該電路是該電路是Moore型型現態現態Qn次態Qn+1ABCDBBBDACAA由于有輸入條件的限制，不可能出現相鄰輸入，所以由于有輸入條件的限制，不可能出現相鄰輸入，所以狀態分配的第二基本原則不適合于脈沖異步時序電路。狀態分配的第二基本原則不適合于脈沖異步時序電路。現態現態Q2nQ1n次態次態Q2n+1Q1n+10001111000110000Qn Qn+1 10001000011110001X1 X2 X3y2 y110001000

13、011110001X1 X2 X3y2 y10CP2D2dd00dd0110d10100d0d100d=x1y1+x2=x2y2y1現態現態Q2nQ1n次態次態Q2n+1Q1n+10001111000110000Qn Qn+1 10001000011110001X1 X2 X3y2 y110001000011110001X1 X2 X3y2 y11CP1D110dd0d10d100d10100dd0d0=x1=x1y2+x2y2+x3 前圖所示卡諾圖本是五變量卡諾圖前圖所示卡諾圖本是五變量卡諾圖,由于脈沖異步時序電由于脈沖異步時序電路路不允許不允許兩個或多個輸入脈沖同時出現，也就是說，不允許兩

14、個或多個輸入脈沖同時出現，也就是說，不允許輸入輸入x1x2x3出現：出現：011,101,110或或111。而輸入。而輸入x1x2x3為為000時，時， 電路保持原狀態不變，故可將五變量卡諾圖畫成簡化形式。電路保持原狀態不變，故可將五變量卡諾圖畫成簡化形式。由于簡化卡諾圖的各列在完整五變量卡諾圖上是由于簡化卡諾圖的各列在完整五變量卡諾圖上是不相鄰的不相鄰的，因此，化簡時只能在因此，化簡時只能在給定列給定列中進行，并且每列只允許一個輸中進行，并且每列只允許一個輸入變量出現。入變量出現。CP1D1=x1=x1y2+x2y2+x3CP2D2=x1y1+x2=x2y2y1Z=y2y1CP1D1=x1C

15、P2D2=x1y1+x2=x2y2y1Z=y2y1 異步時序電路的設計比同步電路多一步，即求各觸異步時序電路的設計比同步電路多一步，即求各觸發器的時鐘方程。發器的時鐘方程。（1 1）根據設計要求，設定）根據設計要求，設定7 7個狀態個狀態S0 0S6 6。進行狀態編碼。進行狀態編碼后，列出狀態轉換表后，列出狀態轉換表。例例2 2 設計一個異步設計一個異步7 7進制加法計數器進制加法計數器. .狀態轉換順序狀態轉換順序現現 態態次次 態態進位輸出進位輸出Q2 n Q1 n Q0 n Q2 n+1 Q1 n+1 Q0 n+1 YS0S1S2S3S4S5S60 0 0 0 0 10 1 00 1 1

16、1 0 0 1 0 1 1 1 0 0 0 1 0 1 00 1 11 0 01 0 1 1 1 0 0 0 0 0000001（2 2）選擇觸發器。本例選用下降沿觸發的）選擇觸發器。本例選用下降沿觸發的JKJK觸發器。觸發器。（3 3）求各觸發器的時鐘方程，即為各）求各觸發器的時鐘方程，即為各觸發器選擇時鐘信號。觸發器選擇時鐘信號。為觸發器選擇時鐘信號的原則是：為觸發器選擇時鐘信號的原則是：觸發器狀態需要翻轉時，必須要有時鐘信號的翻轉沿送到。觸發器狀態需要翻轉時，必須要有時鐘信號的翻轉沿送到。觸發器狀態不需翻轉時，觸發器狀態不需翻轉時，“多余的多余的” 時鐘信號越少越好。時鐘信號越少越好。畫

17、出畫出7進制計數器的時序圖：進制計數器的時序圖：CPCP 001QCP 12QCP CPQ0Q1Q2根據上述原則，選：根據上述原則，選：（4）求各觸發器的驅動方程和進位輸出方程。求各觸發器的驅動方程和進位輸出方程。畫出電路的次態卡諾圖和畫出電路的次態卡諾圖和JK觸發器的驅動表：觸發器的驅動表：由次態卡諾圖和由次態卡諾圖和觸發器的驅動表求驅動方程：觸發器的驅動表求驅動方程：0 00 11 01 1Qn Qn+10 1 1 0J K JK觸發器的驅動表觸發器的驅動表 Q Q1 0n n2Qn1000011110001010100011101110000002nQ20Q0J110nQ11101n00

18、2nQ20Q0K110nQ11101n1112 J12 K12QCP 0 00 11 01 1Qn Qn+10 1 1 0J K JK觸發器的驅動表觸發器的驅動表 Q Q1 0n n2Qn1000011110001010100011101110000002nQ10Q0J110nQ11101n002nQ10Q0K110nQ11101n002nQ00Q0K110nQ11101n002nQ00Q0J110nQ11101n0110101111011101QJ 201QQK 120QQJ 10KCPCP 1CPCP 0（5 5）畫邏輯圖。）畫邏輯圖。 將各驅動方程歸納如下：將各驅動方程歸納如下：再畫出輸

19、出卡諾圖，再畫出輸出卡諾圖，002nQ0Q0Y110nQ11101n0000001得電路的輸出方程：得電路的輸出方程：12QQY 01QJ 201QQK 120QQJ 10 K12 J12 KQC1C1Q1K1J1J1J1K1KC1Q2Q0QQ1CPY進位輸出111&1用邏輯分析的方法畫出電路完整的狀態圖用邏輯分析的方法畫出電路完整的狀態圖：（6）檢查能否自啟動。）檢查能否自啟動。 可見，當電路進入無效狀態可見，當電路進入無效狀態111時，在時，在CP脈沖作用下脈沖作用下可進入有效狀態可進入有效狀態000。所以電路能夠自啟動。所以電路能夠自啟動。0QQ1Q200000101010111

20、00111001115.3 電平異步時序邏輯電路電平異步時序邏輯電路分析和設計分析和設計一、電平異步時序邏輯電路的描述方法：一、電平異步時序邏輯電路的描述方法：例：由或非門組成的基本RS觸發器虛擬的延遲元件，虛擬的延遲元件，表示原來門電路的表示原來門電路的延遲。此時門電路延遲。此時門電路是理想元件，延遲是理想元件，延遲看作看作0。激勵函數和輸出函數為：Y=y+S+R=(y+S)R二次狀態y01010101輸 入R S00001111激勵狀態Y0111000000110011狀態轉移真值表為：二次狀態y01010101輸 入R S00001111激勵狀態Y0111000000110011二次狀態

21、 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000狀態轉移表： 在輸入狀態不變的情況下，如果激勵狀態與二次狀態相同，則稱為穩定狀態。 在輸入狀態不變的情況下，如果激勵狀態與二次狀態不同，則稱為不穩定狀態。電路的總態包括輸入狀態和二次狀態兩部分，記作（ x - y ）。每個穩定的總態都是一個獨立的狀態，例如(00-0), (11-0) 。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000為什么總態不表為什么總態不表示為示為(x-Y)?二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000

22、輸入電平的變化，會引起Y的變化。但y并不立即變化，要經過的延遲之后，y才變化。這種變化在流程表上表現為： 輸入狀態的改變，首先僅能引起總態在流程表中作相鄰方格的水平移動。(此時y還沒有變化) 二次狀態的改變，只能使總態作垂直方向移動。(輸入不變)二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。總態圖：穩態的變化圖。每個穩態有每個穩態有2個外出箭頭，個外出箭頭，因為輸入變量只能作相鄰變因為輸入變量只能作相鄰變化。化。(推廣：推廣：n個變量，每個個變量，每個穩態有穩態有n個外出箭頭。個外出箭頭。)二次狀態 y激 勵 狀 態 YRS=0

23、0RS=01RS=11RS=100101110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101

24、110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。二次狀態 y激 勵 狀 態 YRS=00RS=01RS=11RS=100101110000總態圖：穩態的變化圖。各穩態

25、之間并各穩態之間并不是雙向的不是雙向的二、電平型異步時序邏輯電路的分析二、電平型異步時序邏輯電路的分析 分析步驟分析步驟: (1) 根據電路寫出輸出方程和激勵方程根據電路寫出輸出方程和激勵方程 (2) 作出狀態流程圖作出狀態流程圖 (3) 作出時序圖作出時序圖 (4) 說明電路的功能說明電路的功能分析時需要注意的是，分析時需要注意的是， 畫波形圖時，畫波形圖時，y的波形比的波形比Y的波形滯后一個延遲時間的波形滯后一個延遲時間 電路的功能是通過總態圖來分析得到。電路的功能是通過總態圖來分析得到。例：分析如圖所示電平異步時序電路例：分析如圖所示電平異步時序電路&1&11x1x2Y2

26、Y1y1y2ZZ=y2y1Y1=x2+x1y1Y2=x1x2y2+x1x2y10010 / 0 / 001 / 1 / 00101 / 0 / 0 / 111 / 00101 / 0 / 001 / 101 / 0110110Z=y2y1Y1=x2+x1y1Y2=x1x2y2+x1x2y100，00 01，00 11，10 10，11 00，01 10，0001，10 11，11 10，01 00，00 10，000010000010 / 0 / 001 / 1 / 00101 / 0 / 0 / 111 / 00101 / 0 / 001 / 101 / 0110110 x2x1y2Zy1t

27、0t1t2t3t4t5t6t7ttttt00，00 01，00 11，10 10，11 00，01 10，0001，10 11，11 10，01 00，00 10，00001000三、電平型異步時序邏輯電路的設計三、電平型異步時序邏輯電路的設計1.根據問題的邏輯要求，建立原始流程表；根據問題的邏輯要求，建立原始流程表；2.將原始流程表簡化，得到最簡流程表；將原始流程表簡化，得到最簡流程表；3.對最簡流程表進行狀態分配和輸出指定；對最簡流程表進行狀態分配和輸出指定；4.寫出激勵狀態和輸出狀態表達式；寫出激勵狀態和輸出狀態表達式；5.畫出邏輯電路圖。畫出邏輯電路圖。題意分析：設輸入信號為題意分析：

28、設輸入信號為x2x1， 輸出信號為輸出信號為Z，根據典型，根據典型的輸入輸出可畫出波形圖如下：的輸入輸出可畫出波形圖如下：依據設計電平異步時序邏輯依據設計電平異步時序邏輯電路時的第一個特殊問題：電路時的第一個特殊問題： 先確定各種輸入下的穩態，先確定各種輸入下的穩態，然后確定不同穩態之間轉換然后確定不同穩態之間轉換時的過渡狀態。時的過渡狀態。t0t1t2t3t4t5t6t7t8t9x2x1Z每個時間間隔對每個時間間隔對應一個穩定狀態應一個穩定狀態設初始總態為（設初始總態為（ x2x1 y）=（00- ），輸出為），輸出為Z=0。(00- (00- )/0)/0 x2x1Zt0t1t2t3t4t

29、5t6t7t8t9(01- (01- )/0)/0(11- (11- )/1)/1(10- (10- )/0)/0(11- (11- )/0)/0(01- (01- )/0)/0注意和不同。 的下一個狀態可以是 ，而的下一個狀態不能是。(00- (00- )/0)/0(01- (01- )/0)/0(11- (11- )/1)/1(10- (10- )/0)/0(11- (11- )/0)/0(01- (01- )/0)/0將總態圖中的狀態填入原始流程表中：將總態圖中的狀態填入原始流程表中：二次狀態 y激勵狀態/輸出狀態（Y/Z）x2x1=00 x2x1=01x2x1=11x2x1=10/0/

30、0/0/0/1/1/0/0/0/0/0/0(00- (00- )/0)/0(01- (01- )/0)/0(11- (11- )/1)/1(10- (10- )/0)/0(11- (11- )/0)/0(01- (01- )/0)/0完善原始流程表：完善原始流程表：二次狀態 y激勵狀態/輸出狀態（Y/Z）x2x1=00 x2x1=01x2x1=11x2x1=10/0/0/0/0/1/1/0/0/0/0/0/02/-2/-4/-4/-(00- (00- )/0)/0(01- (01- )/0)/0(11- (11- )/1)/1(10- (10- )/0)/0(11- (11- )/0)/0(0

31、1- (01- )/0)/0完善原始流程表：完善原始流程表：二次狀態 y激勵狀態/輸出狀態（Y/Z）x2x1=00 x2x1=01x2x1=11x2x1=10/0/0/0/0/1/1/0/0/0/0/0/02/-2/-4/-4/-1/-1/-3/-3/-(00- (00- )/0)/0(01- (01- )/0)/0(11- (11- )/1)/1(10- (10- )/0)/0(11- (11- )/0)/0(01- (01- )/0)/0完善原始流程表：完善原始流程表：二次狀態 y激勵狀態/輸出狀態（Y/Z）x2x1=00 x2x1=01x2x1=11x2x1=10/0/0/0/0/1/1

32、/0/0/0/0/0/02/-2/-4/-4/-1/-1/-3/-3/-6/-6/-4/-4/-5/-5/-1/-1/-6/-6/-4/-4/-1/-1/-5/-5/-/-/-/-/-/-/-/-/-/-/-/-/-如果原始流程圖中兩行(或多行)的每一列的激勵狀 態和輸出狀態都是相容的那么這兩行就相容。i若若 和和 相容，則相容，則i和和j也相容，可合并為也相容，可合并為i和和j。ij 或或i同同“-”(任意狀態任意狀態)可合并為可合并為 或或i， 而兩個任意而兩個任意狀態合并后仍為任意狀態。狀態合并后仍為任意狀態。ii若若 和和 相容，則相容，則 和和j也相容也相容,合并為合并為 。ijij

33、若若 和和i相容相容,可合并為可合并為 。ii1.作隱含表找出相容行作隱含表找出相容行2.作合并圖得到最大相容類作合并圖得到最大相容類3.選擇一個最小閉合覆蓋作最小流程表選擇一個最小閉合覆蓋作最小流程表 這樣流程圖的簡化就可以采用同步時序電路的簡化方法這樣流程圖的簡化就可以采用同步時序電路的簡化方法和步驟：和步驟：二次狀態 y激勵狀態/輸出狀態（Y/Z）x2x1=00 x2x1=01x2x1=11x2x1=10/0/0/0/0/1/1/0/0/0/0/0/02/-2/-4/-4/-1/-1/-3/-3/-6/-6/-4/-4/-5/-5/-1/-1/-6/-6/-4/-4/-1/-1/-5/-

34、5/-/-/-/-/-/-/-/-/-/-/-/-/-1234523456 2,62,6 2,62,63,52,63,52,63,53,5 3,5 作隱含表：作隱含表：123456作合并圈：作合并圈：最大相容類集合最大相容類集合(1 , 2), ( 3 ), (4 , 5 , 6 )x2x1=00 x2x1=01x2x1=11x2x1=10ABC /0- / -A / -A /0AC / - /0CB / - /1B /0CC / -C / - /0C二次狀態 y激勵狀態/輸出狀態（Y/Z）x2x1=00 x2x1=01x2x1=11x2x1=10/0/0/0/0/1/1/0/0/0/0/0/

35、02/-2/-4/-4/-1/-1/-3/-3/-6/-6/-4/-4/-5/-5/-1/-1/-6/-6/-4/-4/-1/-1/-5/-5/-/-/-/-/-/-/-/-/-/-/-/-/-ABC3.狀態分配和輸出指定：狀態分配和輸出指定： 由流程表可見：由流程表可見：X1X2=00和和X1X2=10這兩列只有一個這兩列只有一個穩態穩態,故狀態故狀態A和狀態和狀態C之間不存在競爭。所以分配之間不存在競爭。所以分配A=y2y1=00，B= y2y1=01，C= y2y1= 11.x2x1=00 x2x1=01x2x1=11x2x1=10ABC /0- / -A / -A /0AC / - /

36、0CB / - /1B /0CC / -C / - /0Cx2x1=00 x2x1=01x2x1=11x2x1=100 00 11 1 /0- / -00 / 000 /00011 / - /01101 / - /101 /01111 / 011 / - /011二進制流程表：二進制流程表：x2x1=00 x2x1=01x2x1=11x2x1=100 00 11 1 /0- / -00 / 000 /00011 / - /01101 / - /101 /01111 / 011 / - /011二進制流程表：二進制流程表：4.寫出激勵狀態和輸出狀態表達式：寫出激勵狀態和輸出狀態表達式：00 01

37、 11 1000011110 x2x1y2y100 01 11 1000011110 x2x1y2y100 01 11 1000011110 x2x1y2y1Y2Y1Z0 0 01d 1 010 1 11d d dd0 0 11d 1 110 1 11d d dd0 0 d0d d 1d0 0 00d d dd=x2x1+x1y2+x2x1y1=x2+x1y1=y2y1Y2=x2x1+x1y2+x2x1y1Y1=x2+x1y1Z =y2y15.畫邏輯電路圖：畫邏輯電路圖：1&1x1x2Y2Y1y1y2Z&1115.4 電平異步時序邏輯電路電平異步時序邏輯電路的競爭與冒險的競爭與

38、冒險一、電平異步時序邏輯電路的競爭現象一、電平異步時序邏輯電路的競爭現象競爭：競爭：電路的器件延遲時間不相同，使反饋回路的延遲電路的器件延遲時間不相同，使反饋回路的延遲時間不等。當電路輸入改變時，由于延遲的影響，電路時間不等。當電路輸入改變時，由于延遲的影響，電路從一個狀態轉換到另一個狀態時，相應狀態的變化速度從一個狀態轉換到另一個狀態時，相應狀態的變化速度不同，會出現不希望的變化，即競爭現象。不同，會出現不希望的變化，即競爭現象。 輸入狀態和激勵狀態的變化都可能引起競爭。對輸入狀態和激勵狀態的變化都可能引起競爭。對于輸入狀態的變化，我們已經有限制，因此只考慮于輸入狀態的變化，我們已經有限制，

39、因此只考慮激激勵狀態引起的競爭勵狀態引起的競爭。y1y2x1x2000001011111101000001011101000010000101101010100非臨界競爭非臨界競爭: 不影響電路正確工作不影響電路正確工作y1y2x1x2000001011111101000001011101000010000101101010100起點起點 (10-11) , x1x2 :10-00, 最后穩定在最后穩定在(00-00)三種可能的移動情況：三種可能的移動情況：y1y2x1x2000001011111101000001011101000010000101101010100情況情況1：y1和和y2變

40、化速度相同變化速度相同三種可能的移動情況：三種可能的移動情況：y1y2x1x2000001011111101000001011101000010000101101010100情況情況2：y1比比y2變化快變化快三種可能的移動情況：三種可能的移動情況：y1y2x1x2000001011111101000001011101000010000101101010100情況情況3：y2比比y1變化快變化快臨界競爭臨界競爭: 最終狀態與二次狀態變化有關，難以預測。最終狀態與二次狀態變化有關，難以預測。y1y2x1x2000001011111101000001011101000010000101101010

41、100起點起點 (00-00) , x1x2 :00-10臨界競爭臨界競爭: 最終狀態與二次狀態變化有關，難以預測。最終狀態與二次狀態變化有關，難以預測。y1y2x1x2000001011111101000001011101000010000101101010100情況情況1：y1和和y2變化速度相同。變化速度相同。這是期望的變化。這是期望的變化。臨界競爭臨界競爭: 最終狀態與二次狀態變化有關，難以預測。最終狀態與二次狀態變化有關，難以預測。y1y2x1x2000001011111101000001011101000010000101101010100情況情況2：y1比比y2變化快，變化快，總

42、態總態 (10-11) (10-10) 臨界競爭臨界競爭: 最終狀態與二次狀態變化有關，難以預測。最終狀態與二次狀態變化有關，難以預測。y1y2x1x2000001011111101000001011101000010000101101010100情況情況3：y2比比y1變化快，變化快，總態總態 (10-11) (10-01) 發生臨界競爭的條件：發生臨界競爭的條件：同時滿足以下兩個條件：同時滿足以下兩個條件：(1)兩個兩個(或兩個以上或兩個以上)二次狀態同時發生變化；二次狀態同時發生變化；(2)輸入變化后流程表所在的列有兩個輸入變化后流程表所在的列有兩個(或兩個以上或兩個以上)穩定穩定狀態。

43、狀態。 消除臨界競爭的基本思路消除臨界競爭的基本思路就是破壞臨界競爭就是破壞臨界競爭的必要條件，通常有三種方法：的必要條件，通常有三種方法：1、通過狀態分配避免競爭；、通過狀態分配避免競爭；2、增加過渡狀態避免競爭；、增加過渡狀態避免競爭；3、利用非臨界競爭避免臨界競爭。、利用非臨界競爭避免臨界競爭。1、通過狀態分配避免競爭；、通過狀態分配避免競爭； 將有相鄰轉換關系的狀態分配相鄰二進制編碼，這樣，使得狀態轉換時只有一個激勵狀態發生變化，從而避免競爭。yx1x200A01B11CD10CADCDDABACDCBBBA我們期望的狀態變化：我們期望的狀態變化：1、通過狀態分配避免競爭；、通過狀態分

44、配避免競爭； 將有相鄰轉換關系的狀態分配相鄰二進制編碼，這樣，使得狀態轉換時只有一個激勵狀態發生變化，從而避免競爭。yx1x200A01B11CD10CADCDDABACDCBBBA我們不期望的狀態變化：我們不期望的狀態變化：yx1x200A01B11CD10CADCDDABACDCBBBAA的相鄰狀態是的相鄰狀態是B、C B的相鄰狀態是的相鄰狀態是AC的相鄰狀態是的相鄰狀態是A、D D的相鄰狀態是的相鄰狀態是CACDB所以所以A為為00，B為為01，C為為10，D為為11yx1x2000001011110111010001110111100010010111001010100不期望的變化，在

45、這樣的狀態分配后，不會出現。不期望的變化，在這樣的狀態分配后，不會出現。2、增加過渡狀態避免競爭、增加過渡狀態避免競爭 狀態分配方法有局限，即最大相鄰狀態數超過進行狀態分配所需要的最小狀態變量數。那么流程表中某些狀態的相鄰關系必然得不到滿足。 可以增加狀態變量數，利用冗余狀態，在原有狀態相可以增加狀態變量數，利用冗余狀態，在原有狀態相鄰圖上的某兩個狀態之間插入一個過渡狀態（冗余狀態），鄰圖上的某兩個狀態之間插入一個過渡狀態（冗余狀態），從而實現狀態的相鄰分配。從而實現狀態的相鄰分配。y00A01B11CD10ADCCDDBDBADCCBCAx1x2ABCDEFE、F均為不均為不穩定狀態穩定狀態

46、B到到C，需要從，需要從E過渡；過渡；C到到D，需要從，需要從F過渡。過渡。x1x2y00A01B11CD10000110100100010010001010001000010100101001101000EF010100000001100010101110100y00A01B11CD10ADCCDDBDBADCCBCAx1x23、利用非臨界競爭避免臨界競爭、利用非臨界競爭避免臨界競爭 由于非臨界競爭不影響電路正常工作，因此，如果能將臨界競爭轉化為非臨界競爭，那么，可以避免臨界競爭。x1x2y00A01B11C10ABCCBCAABBCAA的相鄰狀態是的相鄰狀態是B、C。由于。由于01列只有一

47、個穩態，不會列只有一個穩態，不會出現臨界競爭，可以不考慮出現臨界競爭，可以不考慮B。即分配時，。即分配時，A只與只與C相相鄰，不與鄰，不與B相鄰。相鄰。二、電平異步時序邏輯電路的本質冒險二、電平異步時序邏輯電路的本質冒險本質冒險：本質冒險：輸入信號的改變通過反相器到達某內部輸出輸入信號的改變通過反相器到達某內部輸出端端Y，而另一個二次信號，而另一個二次信號y的變化也到達的變化也到達Y，這兩者在到，這兩者在到達達Y時有先后，產生競爭，導致狀態轉換錯誤。時有先后，產生競爭，導致狀態轉換錯誤。 一般情況下，在電平異步時序電路中，如果輸入信號通過反饋回路的延遲大于通過反相器的延遲，則電路輸入先發生變化

48、，然后狀態才發生變化，電路工作正常； 如果輸入信號通過反相器的延遲大于通過反饋回路的延遲，則電路狀態先發生變化，然后輸入的反變量才變化，這時電路將出現不正常的變化，即本質冒險。y1y2x00010111101110011100100100 x由由0變為變為1，狀態變化如下圖。，狀態變化如下圖。最后穩定在最后穩定在(1, 01)。y1y2x00010111101110011100100100 x變化變化3次：次：0-1，1-0, 0-1，如下圖。，如下圖。最后穩定在最后穩定在(1, 10)。和。和x變化變化1次結果不同。次結果不同。y1y2x1x2000001011111101011011110

49、10110011001011110100另一個例子：另一個例子：x2由由1變為變為0，如下圖。最后穩定在，如下圖。最后穩定在(00, 00)。y1y2x1x200000101111110101101111010110011001011110100 x2變化變化3次：次： 1-0, 0-1， 1-0，如下圖。，如下圖。最后穩定在最后穩定在(00, 11)。與。與x2變化變化1次結果不同。次結果不同。 從某個穩定總態出發，輸入狀態的一個變量允許改變從某個穩定總態出發，輸入狀態的一個變量允許改變3次狀態，并且次狀態，并且3次變化后到達的穩定狀態與第一次變化次變化后到達的穩定狀態與第一次變化后到達的穩

50、定總態不同，則表明存在本質冒險。后到達的穩定總態不同，則表明存在本質冒險。如果從某個穩定總態觸發，輸入狀態的一次跳變和連續如果從某個穩定總態觸發，輸入狀態的一次跳變和連續三次跳變使電路到達的穩定總態相同，表明不存在本質三次跳變使電路到達的穩定總態相同，表明不存在本質冒險。冒險。本質冒險的消除本質冒險的消除 為避免出現本質冒險，必須使輸入信號通過反饋的時為避免出現本質冒險，必須使輸入信號通過反饋的時延大于通過反相器的時延。延大于通過反相器的時延。 使所有輸入狀態都在激勵和二次狀態改變之前通過電使所有輸入狀態都在激勵和二次狀態改變之前通過電路。路。5.5 電平異步時序邏輯電路電平異步時序邏輯電路設計舉例設計舉例例：設計一個電平異步時序電路，電路的輸入為例：設計一個電平異步時序電路，電路的輸入為x2和和x1，輸，輸出為出為Z。其中，輸入。其中，輸入x2是周期信號，輸入是周期信號，輸入x1是不規則信號序是不規則信號序列。輸入信號列。輸入信號x2和和x1寬度相同，但輸入寬度相同，但輸入x1出現的時刻要比輸出現的時刻要比輸入入x2延遲一段時間。當輸入延遲一段時間。當輸入x1