1、6.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 寄存器與移位寄存器均是數字系統中常見的主要部件，寄存器用來存入二進制數碼或信息，移位寄存器除具寄存器的功能外，還可將數碼移位。 6.4.1 寄存器寄存器 1. 寄存器寄存器 寄存器是存放二進制數碼，就必須有記憶單元即觸發器，每個觸發器能存放一位二進制碼，存放N位數碼，就應具有N個觸發器。寄存器為了保證正常存數，還必須有適當的門電路組成控制電路。1DF1C11DC1CPQ2Q1D1Q2Q1D21DC1Q3Q3D31DC1Q4Q4D4F2F3F4圖 6 41 四位鎖存器的邏輯圖 寄存器接收數碼或信息的方式有兩種：單拍式和雙拍式。 雙拍式。第一拍

2、，在接收數據前，先用復零負脈沖使所有觸發器恢復至“0”態。第二拍，在接受指令端加入接受指令(正脈沖)。將每一個與非門打開，把輸入端數據寫入相應的觸發器中。 單拍式。接受命令將全部與非門打開，如輸入數據是1，則使Sd=0、Rd=1,觸發器無論原來是何態，均將觸發器置“1”，即將數據“1”寫入觸發器。如輸入數據是“0”，則使Sd=1，Rd=0,觸發器置“0”，將數據寫入觸發器。 利用Rd, Sd端，而將輸入激勵端作為它用， 圖 6 - 43即是采用Rd, Sd寄存數據的電路。其中，圖(a)是雙拍式，圖(b)是單拍式。 QARdSdQAQBRdSdQCRdSdQBABC復0接受指令QARdSdQAQ

3、BRdSdQCRdSdQBABC接受指令QCQC(a)(b)&圖 6 43 利用Rd, Sd組成寄存器 2. 基本寄存器基本寄存器 通常所說的寄存器均為基本寄存器。圖6-42是中規模集成四位寄存器 74LS175的邏輯圖，其功能表如表6- 21所示。 1DC1QQ1DC1QQ1DC1QQ1DC1QQD0D1D2D3CPCPCrQ3Q2Q1Q0CrCrCr11圖 6 42 74LS175 表 6 21 功能表 當時鐘脈沖CP為上升沿時，數碼D0D3可并行輸入到寄存器中去，因此是單拍式。四位數碼Q0Q3并行輸出， 故該寄存器又可稱為并行輸入、并行輸出寄存器。Cr為0， 則四位數碼寄存器異步

4、清零。CP為0，Cr為1，寄存器保存數碼不變。若要擴大寄存器位數，可將多片器件進行級聯。6.4.2 移位寄存器移位寄存器 移位寄存器的設計比較容易，因為它的狀態要受移位功能的限制。如原態為 010，當它右移時，其次態只有兩種可能，當移進1 時，則次態為 101；如移進 0，則次態為001。不可能有其它的次態出現，否則就失去移位功能。以 3 位右移為例，輸入信號用R表示。則狀態遷移可用方程表示如下： nnnnRnQQQQSQ11201110 用D觸發器組成時，由于Qn+1=D，故D0=SR，D1=Qn0,D2=Qn1，按此方程連接電路如圖 6 - 44(a)所示。 如用JK觸發器實現，由于其特征

5、方程為 ， 故將移位方程作如下變化nnnQKQJQ_1_121221_212_21012_010110_101_10011_000_00_010,)(,)(,)(nnnnnnnnnnnnnnnnnnnnnnRRnRnRnnRRnQKQJQQQQQQQQQQKQJQQQQQQQQQSKSJQSQSQQSSQ(a)1DC1CPQ0SRQ01DC1Q1Q11DC1Q2Q21JC1CPQ0SRQ01JC1Q1Q11JC1Q2Q21K1K1K1(b)圖 6 44 三位右移寄存器(a)D觸發器實現；(b) JK觸發器實現如要組成左移 _22_2121_101022110,LLmnmnLnnSKSJQKQJ

6、QKQJSDQDQD如要組成左移則 (a)(b)1DC1CPQ2SLQ21DC1Q1Q11DC1Q0Q01JC1CPQ2SLQ21JC1Q1Q11JC1Q0Q01K1K1K1圖 6 45 三位左移寄存器(a) D觸發器實現； (b) JK觸發器實現 將左、右移三位寄存器結合在一起，加上控制信號X，就可組成雙向移位寄存器，X=1左移，X=0右移。 以D觸發器為例，其激勵函數為 RnnnnLSXXQDQXXQDQXXSD_100_211_21DC1CPQ0Q01DC1CPQ1Q11DC1CPQ2Q2SRCPx&圖 6 46 三位雙向移位寄存器 6.4.3 集成移位寄存器功能分析及其應用集成

7、移位寄存器功能分析及其應用 1. 典型移位寄存器介紹典型移位寄存器介紹 74LS194 是一種典型的中規模集成移位寄存器。它是由 4 個RS觸發器和一些門電路所構成的 4 位雙向移位寄存器。其邏輯圖及符號圖如圖 6 - 47 所示，功能表如表 6 - 22 所示。 1&11SC11RR&11SC11RR&11SC1R&11SC1R1CrSRD0D1D2D3SL11S011S1CPQ3Q2Q1Q0F0F2G11R1RF1G2F3(a)(c)Q0SRCP1 /2C41(1)SRG4Q1Q2Q31,4D0RS1S0CrM303,4D3,4D3,4D3,4D2,4DDL

8、D3D2D1D0(9)(10)(11)(2)(3)(4)(5)(6)(7)(15)(14)(13)(12)(b)Q0Q1Q2Q3D374LS194CrCPS0SLD2D1D0SR(8)(9)(10)(15)(14)(13)(12)(1)(3)(5)(7)(2)(4)(6)S1圖 6 47 74LS194四位雙向通用移位寄存器(a) 邏輯電路圖；(b) 慣用符號； (c) 新標準符號 表 6 22 74LS194功能表 2. 移位寄存器的移位寄存器的應用應用 (1) 在數據傳送體系轉換中的應用。數字系統中的數據傳送體系有兩種，具體介紹如下： 串行傳送體系。每一節拍只傳送一位信息，N位數據需N個節

9、拍才能傳送出去。 并行傳送體系。一個節拍同時傳送N位數據。 在數字系統中，兩種傳送系統均存在，如計算機主機對信息的處理和加工是并行傳送數據的，而信息的傳播是串行傳送數據的，因此存在兩種數據傳送體系的轉換。 串行轉換為并行。串行轉換為并行。 Q010110Q101100Q211000Q3100001011CPSR并行輸出4CP3CP2CP1CP串行輸入圖 6 48 串行轉換為并行示意圖 并行轉換為串行。并行轉換為串行。 Q00001Q10010Q20101Q31011CPSR4CP3CP1011串行輸出2CP1CP01011并行輸入圖 6 49 并行轉換為串行示意圖 例例 12 用74LS194

10、 組成七位串行輸入轉換為并行輸出的電路。 解解 轉換電路如圖 6 - 50 所示，其轉換過程的狀態變化如表 6 - 23 所示。 Q0Q1Q2Q3S1S0CrD0D1D2D3SRQ0Q1Q2Q3S1S0CrD0D1D2D3SRQ4Q3Q2Q111Q5Q6Q7Q8轉換完成信號1串行輸入d6 d0清0CP74LS194()74LS194()1并行輸出CPCP圖 6 50 七位串入并行輸出轉換電路 表 6-23 七位串入并出狀態表 例例 13 用 74LS194組成七位并入轉換為串出。 解解 圖 6 - 51 是轉換電路，其轉換過程的狀態變化如表 6 - 24 所示。S1S0D0D1D2D3SRS1

11、S0D0D1D2D3SRQ011Q4Q5Q6Q71CP74LS194()74LS194()d3d2d1“1”d4d5d6d7Q1Q2Q3串行輸出轉換完成信號STCPCP&并行輸入21圖圖 6 51 七位并入七位并入串出轉換電路串出轉換電路 表表 6-24 七位并入七位并入串出狀態表串出狀態表 (2) 組成移位型計數器。 組合控制邏輯n 位移位寄存器Q0Q1Qn1QnFCP圖 6 52 移位型計數器一般結構 1000111000010000111101111101000111001100101001001101001010111001011000110010100111010111100

12、10101(a)(b)10011000100001010111101111010010011100圖 6 53 移位寄存器的全狀態圖(a) 三位移位寄存器全狀態圖； (b) 四位移位寄存器全狀態圖 例例14 設計模 10 移位型計數器。 解解 模 10 計數器需 4 級觸發器，所以從圖 6-53 的四位移位寄存器全狀態圖上選循環周期為10的狀態遷移序列。當然會有多種不同的選取組合，從中任選一種即可。 我們選如下序列：08410131415731其余不用的狀態可作為無關項處理，為了保證具有自啟動能力，將其引入有效循環如圖6 - 54所示。實現器件可以用觸發器和門電路實現； 也可選取中規模集成電路

13、實現。 圖 6 54 例 14 狀態遷移圖 0000100001001010110100010011011111111110001001101100100101011011011110101000001表 6-25 狀態遷移關系 圖 6 55 例 14 移位型十進制計數器 1000000111Q2Q3Q0Q110110011010001(a)(b)00011110D0D1D3D2D5D7D0D1D2D3D4D5D6A2A1A0八選一D774LS194Q0Q1Q2Q3S1“0”“1”S2“0”“1”CPFD4D6 移位型計數器中有兩種常用計數器，即環型計數器和扭環型計數器。 環型計數器具有如下特

14、點：其進位模數與移位寄存器觸發器數相等；結構上其反饋函數F(Q1Q2Qn)=Qn，圖6 - 56 是用 74LS194 構成的四位環型計數器及其狀態遷移圖。如起始態為Q0Q1Q2Q3=1000，其狀態遷移為 1000010000100001，但存在無效循環和死態(如 0 和15)，即無自啟動能力。 Q0Q1Q2Q3S1S0CPSR74LS194111110100101000010000100000100101001110000110110110111101011011101圖 6 56 四位環型計數器 由于我們選定環型計數器每個狀態只有一個“1”(或選定每個狀態只有一個“0”)，故無需譯碼即可

15、直接用于順序脈沖發生器。但環型計數器狀態利用率低，16個狀態僅利用了4 個狀態。 扭環型計數器(又稱為約翰遜計數器)。其特點是：進位模為移位寄存器觸發器級數n的 2 倍，即為2n；電路結構上反饋函數F(Q1Q2:Qn)=Qn。圖 6 - 57 是用 74LS194 構成的扭環形計數器，由于存在一個無效循環，故無自啟動能力。 Q0Q1Q2Q3S1S0SR74LS194000000011000001111000111111011110100100110100010110101010110101101CP1圖 6 57 四位扭環型計數器 扭環形計數器可以獲得偶數計數器(或稱為偶數分頻器)，如要獲得奇

16、數分頻器，其反饋函數由相鄰兩觸發器組成，即F=QmQm+1。其規律如下：以右移為例， F=Q0Q1得三分頻電路；F=Q1Q2得五分頻電路；F=Q2Q3 得七分頻電路。如要得九分頻以上的電路，則應將多片四位 74LS194 擴展為八位，舉例如下。 例例 15 74LS194 電路如圖 6 - 58 所示，列出該電路的狀態遷移關系，并指出其功能。 解 狀態遷移關系如表 6 - 26 所示，由所得狀態遷移關系，可看出是七個狀態一循環，故為 7 分頻電路，即fo=1/7fCP。 其波形圖如圖 6 - 59 所示。 圖6-58 例15電路圖S1S0SLD3D2D1D0Cr74LS194CPSRQ0Q1Q

17、2Q31&0表 6 26 狀態遷移關系 圖 6 59 例 15 波形圖 CPQ0Q1Q2Q3S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCr&S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCr(a)(b)(c)S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCrS1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCrCP&圖 6 60 三種奇數分頻電路 *6.5 序列信號發生器序列信號發生器 序列信號發生器是能夠循環產生一組或多組序列信號的時序電路，它可以用移位寄存器或計數器構成。

18、 序列信號的種類很多，按照序列循環長度M和觸發器數目n的關系一般可分為三種： (1) 最大循環長度序列碼，M=2n。 (2) 最長線性序列碼(m序列碼)，M=2n-1。 (3) 任意循環長度序列碼，M2n。 6.5.1 序列信號發生器的設計序列信號發生器的設計 1. 反饋移位型序列信號發生器反饋移位型序列信號發生器 組合反饋網絡Q1Q2QnSR(SL) n位移位寄存器ZCP圖 6 61 反饋移位型序列信號發生器框圖 其設計按以下步驟進行： (1) 根據給定序列信號的循環長度M，確定移存器位數n, 2n-1M2n。 (2) 確定移位寄存器的M個獨立狀態。 將給定的序列碼按照移位規律每n位一組，劃

19、分為M個狀態。若M個狀態中出現重復現象，則應增加移存器位數。用n+1位再重復上述過程，直到劃分為M個獨立狀態為止。 (3) 根據M個不同狀態列出移存器的狀態表和反饋函數表，求出反饋函數F的表達式。 (4) 檢查自啟動性能。 (5) 畫邏輯圖。 例例 16 設計一個 00011101 序列發生器。 解解 (1) 確定移存器的位數n。因M=8，故n3，選定為三位，用74LS194 的三位。 (2) 確定移存器的八個獨立狀態。將序列碼00011101按照每三位一組，劃分為八個狀態，其遷移關系如下所示： (3) 作出反饋函數表，如表6-27 所示，由遷移關系可看出移存器只進行左移操作，因此S1=1,

20、S0=0。將F(SL)的卡諾圖填入圖 6 - 62(a)中，選用四選一實現F(SL)函數，其邏輯圖如圖 6 - 62(b)所示。 表 6 27 反饋函數表圖 6 62 00011101 序列信號發生器 (a)1110000111Q1Q2Q010000101(b)74LS194Q1S0S101CPCrQ0Q2A1A0D0D1D2D3四選一SLF輸出1 例例 17 設計一個產生 100111序列的反饋移位型序列信號發生器。 解解 (1) 確定移存器位數n。因M=6，故n3。 (2) 確定移存器的六個獨立狀態。 將序列碼100111按照移位規律每三位一組，劃分六個狀態為 100、001、011、11

21、1、111、110。其中狀態111 重復出現，故取n=4，并重新劃分六個獨立狀態為 1001、0011、0111、1111、1110、1100。因此確定n=4， 用一片74LS194 即可。 (3) 反饋激勵函數表，求反饋函數F的表達式。 根據每一狀態所需要的移位輸入即反饋輸入信號，列出反饋函數表如表 6 - 28 所示。從表中可見，移存器只需進行左移操作，因此反饋函數F=SL。表 6-28也表明了組合反饋網絡的輸出和輸入之間的函數關系，因此可填出F的卡諾圖如圖 6 -63(a)所示，并求得 _20_2_0)(QQQQSFL表表 6 28 例例 17 反饋函數表反饋函數表 (4) 檢查自啟動性

22、能。 1111000001111000011110Q0Q1Q2Q310100100100100110010010111001110主(a)(b)01111111000000011000101101101101F(SL)圖 6 63 例 17F的卡諾圖和移存器的全狀態圖 11111111110000000001111000011110Q0Q1Q2Q3(b)F(SL)101001001001001101101100主(a)0001011100100000100011111110101111010101圖 6 64 修正后的全狀態圖和F的卡諾圖 74LS194Q0Q1Q2Q3S1S0SL10CPD0

23、D1D2D3A0A1ZYF四選一MUX“1”圖 6 65 例 17 邏輯電路圖 2. 計數型序列碼發生器計數型序列碼發生器 組合反饋網絡Q1Q2Qn模M計數器ZCP圖 6 66 計數型序列碼發生器結構框圖 例例 18 設計 1101000101 序列信號發生器。 解解 由于給定序列長度P=10，故先用 74LS161 設計一個模10的計數器，我們利用74LS161 的預置端LD，用后 10 個狀態，即 01101111。令該 10 個狀態中每一個狀態的輸出符合給定序列的要求，列出其真值表如表 6-29所示，對應的輸出卡諾圖如圖6-67(a)所示。采用八選一數據選擇器實現，電路如圖 6 - 67

24、(b) 所示。 表 6 29 真值表 圖 6 67 例 18 設計過程及邏輯圖 000111QBQAQDQC101101100100D0D1D2D3D4D5D6A2A1A010F01101八選一數據選擇器(a)(b)00011110D774LS161QDQCQBQAOCLDCP01010DADBDCDD“1”PTCr“1” 例例 19 設計一個能同時產生兩組代碼的信號發生器， 這兩組代碼分別是：F1=110101和F2=010110。 解解 首先用 74LS194 設計一個具有自校正的模6 扭環型計數器如圖 6 - 68(a)所示，并畫出輸出序列卡諾圖如圖 6 - 68(b)所示。然后用一片 3 - 8 譯碼器和與非門實現輸出組合邏輯。最后畫出邏輯圖如圖 6 - 68(c) 所示。 110000111Q1Q2Q01011001F1001000111Q1Q2Q01011001F2(a)(b)(c)Q0Q1Q2Q3S1S0D3D2D1D011101T454SR&CP1“1”000110100001111011010101Q0Q1