1、目 錄LED顯示控制系統中的控制器的設計1摘要1Abstract21 緒論31.1課題的背景意義31.2國內外相關技術研究現狀31.3課題的主要工作52 系統方案設計62.1 FPGA技術介紹62.2 Quartus II 9.0 開發環境介紹62.3 modelsim-Altera 6.4a 仿真環境介紹72.4 本章小結73 系統方案硬件設計93.1 整體方案設計93.2 分頻模塊設計93.3 漢字存儲模塊設計103.4 功能選擇模塊113.5 點陣驅動模塊123.6 本章小結134 系統仿真驗證144.1系統仿真概念144.2分頻模塊仿真154.3功能控制模塊仿真164.4點陣驅動模塊仿

2、真174.5本章小結195 課題的主要研究工作及結論206 致謝217 參考文獻：22附錄一 分頻模塊程序代碼24附錄二 功能選擇模塊程序代碼26附錄三 LED驅動模塊程序代碼28iLED顯示控制系統中的控制器的設計摘要LED發光產品以節能、控制靈活、色彩絢麗、綠色環保等特點在照明和裝飾領域逐漸受到了世人的矚目，借此LED點陣制作的漢字或者圖形廣告被廣泛應用在各大公共場所用于信息傳播、信息發布方面。M提供定制服務目前市場上LED點陣顯示產品的控制部分大多采用單片機控制或者直接由硬件邏輯驅動，這些產品在更新升級的過程中往往要重新設計電路，延長的產品上市時間，在無形中增加的產品的成本。本文在做了大

3、量閱讀和調研的前提下，提出以具有大量邏輯資源的FPGA作為核心控制芯片。FPGA具有低功耗，更新升級方便的特點，具有大量IO資源的FPGA必將適應LED點陣規模不斷變大的趨勢。本文完成了8*8LED點陣滾動顯示漢字設計，并進行了功能仿真和硬件測試，經測試該系統實現了設計要求，該技術的應用將產生一定的經濟效應。M提供定制服務,包講解,修改,論文過檢測關鍵詞：發光二極管，點陣，現場可編程門陣列，硬件描述語言。The design of controller in LED display systemAbstractLED light products with energy-saving, fle

4、xible control, brilliant color, green environmental protection and other features attracts world attention in the lighting and decoration field. The LED lattice with Chinese characters or graphic advertising production is widely used in various public places for the dissemination of information, dis

5、tribution of information.Currently, the control part of LED lattice display products mostly adopts MCU or the hardware logic drive directly. The circuit have to be redesign when these products need to be update. thereby the time to market will be delay, which virtually increased the cost of the prod

6、uct.The FPGA as the core control chip with a substantial logical resources is put forward, after a lot of reading and research in this paper.FPGA with a large number of IO resources has the advantages of low power consumption, convenient to upgrade, so it will adapt to LED lattice larger trends With

7、out doubt.The design of 8 *8LED lattice Chinese characters rolling display is completed in this paper, and function simulation and hardware testing is achievement. The application of this system will produce certain economic effect.Key words：LED, lattice, FPGA, VHDL. 1 緒論1.1課題的背景意義M提供定制服務,包講解,修改,論文過

8、檢測進入新世紀，隨著科學技術的不斷進步，對城市景觀照明的技術性和藝術性要求越來越高，LED照明顯示技術應運而生，乘勢發展，被稱為第四代照明光源或綠色光源。進入新世紀以來，世界上一些經濟發達國家圍繞LED的研制展開了激烈的技術競賽。多年來，LED照明以其節能、環保的優勢，已受到國家和各級政府的重視，各地紛紛出臺相關政策和舉措加快LED技術的發展；LED照明顯示技術在微處理器控制下可以按不同模式加以變化，例如水波紋式連續變色或定時色彩變化等，形成夜晚的高樓大廈其輪廓多姿百態的效果1由于LED技術具有的獨特優勢，其具有節能、環保、壽命長、體積小等特點，可以廣泛應用于各種指示、顯示、裝飾、背光源、普通

9、照明和城市夜景等領域。LED點陣制作的漢字或者圖形廣告被廣泛應用在銀行，醫院，酒店，火車站，公共汽車2體育場館等用于信息傳播、信息發布方面，是目前國際上比較流行的顯示媒體。傳統漢字滾動顯示器，通常需要使用單片機、存儲器和邏輯電路來進行PCB（印制電路板）板級的系統集成。盡管這種方案有單片機軟件的支持較為靈活，不過由于受硬件資源的限制，未來對設計的變更和升級，總是難以避免要付出較多研發經費和較長投放市場周期的代價。同時在目前LED屏的點數越來越多，控制電路越來越復雜，普通的單片機IO口資源數量已經明顯不能完成任務，隨著FPGA技術的進展，在一片芯片內完成某個系統（SOPC）的理念受到更多人的認可

10、和重視，采用FPGA設計的電路具有開發周期短，可移植性好，便于系統升級。能夠使系統系統電路簡單，控制方便，屏幕顯示穩定，效果佳。其缺點是成本略高于基于單片機的方案，但是如果將開發周期的時間成本以及日后維護投入成本考慮在內其，本系統成本將大大降低，如果進入批量生產，采用成本更低的ASIC工藝將進一步降低該方案的成本。故研究一套基于FPGA的LED顯示控制系統具有很高的經濟效益。1.2國內外相關技術研究現狀M提供定制服務,包講解,修改,論文過檢測1970年代最早的GaP、GaAsP同質結紅、黃、綠色低發光效率的LED已開始應用于指示燈、數字和文字顯示。隨后LED技術獲得迅速發展，到上世紀90年代末

11、期全球LED技術的年產值已達幾十億美元。進入新世紀以來，各國大力發展LED技術。美國從2000年起投資5億美元實施“國家半導體照明計劃”，歐盟也在2000年7月宣布啟動類似的“彩虹計劃”，此外還有韓國“GaN半導體發光計劃”，日本的“21世紀光計劃”等政府計劃紛紛啟動。各國的LED產業發展迅速，令人鼓舞中國發展LED起步于七十年代，產業出現于八十年代。全國約有100多家企業，95%的廠家都從事后道封裝生產，所需管芯幾乎全部從國外進口。通過幾個“五年計劃”的技術改造、技術攻關、引進國外先進設備和部分關鍵技術，使中國LED的生產技術已向前跨進了一步3。LED顯示技術具有超群的性能。 發光亮度強，在

12、可視距離內陽光直射屏幕表面時，顯示內容清晰可見，LED顯示屏超級灰度控制具有1024-4096級灰度控制，色彩清晰逼真，立體感強。 采用靜態鎖存掃描方式，大功率驅動，充分保證發光亮度。 自動亮度調節具有自動亮度調節功能，可以根據環境的變化而自動調節以達到最佳效果。 類型齊全，以衍生出適應各種環境的LED產品，防腐，防水，防潮，防雷，抗震整體性能強、性價比高、顯示性能好，像素筒可采用P10mm、P16mm等多種規格。LED顯示屏分類： 按使用環境：分為戶內，戶外和半戶外； 按顯示顏色：分為單色，雙基色和三基色(全彩)； 按控制或使用方式分同步和異步； 按顯示性能可分為：視頻顯示屏：一般為全彩色顯

13、示屏；文本顯示屏：一般為單基色顯示屏；圖文顯示屏：一般為雙基色顯示屏；行情顯示屏：一般為數碼管或單基色顯示屏；本課題中研究的是單彩色異步控制顯示技術，主要用于顯示文本，對于第一種分類是和LED加工和封裝工藝相關的而和控制器本身無關，故不作區分。目前對于顯示文本的異步控制技術主要采用單片機作為嵌入式控制單元，其電路簡單，成本低廉。但是針對目前市場需要產品性能不斷提升，而大規模FPGA和高速ARM等高性能芯片的工藝提高成本的降低，對于將其引進到LED控制系統提供的可行性，本文中就是將FPGA作為LED顯示控制核心。1.3課題的主要工作 M提供定制服務,包講解,修改,論文過檢測本課題要完成基于FPG

14、A的LED控制系統控制器設計，實現LED點陣漢字滾動顯示。具體實現如下功能： 在8*8的矩陣中能顯示漢字； 能滾動的顯示一行或幾行的漢字； 具有復位功能； 能暫停顯示，能繼續顯示剩下的漢字；本文參閱大量文獻，調研了當前LED顯示技術的發展水平，深入研究了FPGA的開發流程和開發模式。學習了Quartus II，Modelsim使用方法并完成了如下主要工作： 研究8*8LED矩陣滾動顯示漢字的原理； 用VHDL語言設計出LED顯示控制模塊及其他模塊； 編寫testbench在modelsim中仿真控制模塊功能； 硬件調試，分析實驗結果。2 系統方案設計2.1 FPGA技術介紹FPGA是20世紀8

15、0年代中期出現的高密度可編程邏輯器件。FPGA的結構類似于掩膜可編程門陣列（MPGA），他由許多獨立的可編程模塊組成，用戶可以通過編程將這些模塊連接起來實現不同的設計。FPGA兼容了MPGA和陣列PLD兩者的優點，因而具有更高的集成度、更強的邏輯實現能力和更好的設計靈活性。FPGA由可編程邏輯單元陣列、布線資源和可編程的I/O單元陣列構成，一個FPGA包含豐富的邏輯門、寄存器和I/O資源。一片FPGA芯片就可以實現數百片甚至更多個標準數字集成電路所實現的系統。FPGA的結構靈活，其邏輯單元、可編程內部連線和I/O單元都可以由用戶編程，可以實現任何邏輯功能，滿足各種設計需求。其速度快，功耗低，通

16、用性強，特別適用于復雜系統的設計。使用FPGA還可以實現動態配置、在線系統重構（可以在系統運行的不同時刻，按需要改變電路的功能，使系統具備多種空間相關或時間相關的任務）及硬件軟化、軟件硬化等功能。近幾年來，隨著3G通信和視頻成像等領域的發展也推動的FPGA的發展，現在FPGA正朝以下幾個方面發展：（1）與DSP結合，性能不斷提升。使用FPGA實現數字信號處理最大的優點就是處理速度快，實時性好。一般的數字信號處理是有軟件實現的，而FPGA是由VHDL編程以并行方式用硬件實現的，所以具有良好的處理速度。（2）IP核的利用。IP核分為IP硬核和IP軟核，IP硬核是由FPGA廠商提前嵌入在FPGA的，

17、IP軟核是用戶可以直接調用的已經經過測試和驗證的IP核。采用IP核進行設計可以減低系統設計的難度，縮短設計周期。（3）可編程片上系統（SOPC）的發展。SOPC（System on Programmable Chip）技術是美國Altera公司于2000最早提出的，它相對于SOC技術來說具有簡單、易行、成本低的特點。SOPC有多種解決途徑：基于FPGA嵌入IP硬核的SOPC系統；基于FPGA嵌入IP軟核的SOPC系統；基于Hardcopy技術的SOPC系統，SOPC系統正朝著小體積、低功耗、高性能的方向發展。2.2 Quartus II 9.0 開發環境介紹Quartus II 是Altera

18、公司的綜合性FPGA/CPLD開發軟件，內部集成了包括綜合器和仿真器在內的多種工具，能夠完成從設計到硬件配置的全部設計流程，其提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統一，功能集中，易學易用等特點。同時Atltera提供了宏功能模塊庫，這些模塊是經過反復調試和驗證的從而簡化了設計過程，同時Quartus II 為第三方EDA工具提供了良好的接口4。Quartus II 作為可編程邏輯軟件屬于第四代PLD開發平臺。Altera公司的上一代開發軟件Maxplus II的出色性能表現受到了業內人士的認可。Quartus II的版本更新，現在最新版本已經到Quartus II 11.0，

19、不同版本軟件的區別主要在于對器件支持的不同，本設計中使用的是Quartus II 9.0。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy設計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。2.3 modelsim-Altera 6.4a 仿真環境介紹ModelSim是Mentor公司開發的優秀的FPGA仿真軟件，其性能受到業界人士的首肯，是眾多設計人員的首選仿真工具。其操作界面簡單，調試方便，支持Verilog和VHDL混合仿真。ModelSim具有

20、許多出色的優點： 可實現門級和RTL級優化仿真，； 可實現Verilog和VHDL的混合仿真； 具有多種出色的性能，像性能分析功能、波形對比、覆蓋代碼功能； 可用C語言編寫tcl腳本文件調試，方便迅速； 支持SystemVerilog, SystemC, PSL； ASIC Sign off。ModelSim-Altera 6.4a是一款由ALTERA公司出的仿真軟件,軟件支持VHDL或Verilog硬件描述語言（HDL）仿真。ModelSim-Altera工具支持所有Altera器件的行為級仿真和VHDL或Verilog仿真激勵。由于Quaruts有很多本身器件的特色，所以造成了在仿真上的麻

21、煩，而ModelSim-Altera就很好的解決了這個問題。2.4 本章小結本章介紹了FPGA的發展歷史和趨勢，并剖析了FPGA本身具有的特點，同時介紹了在本課題中使用到了軟件，Quartus II 9.0是一款綜合性PLD開發軟件，內嵌了許多工具。ModelSim-Altera 6.4a是ALTERA公司推出的一款與Quartus II 9.0配套的仿真軟件其具有強大的仿真功能，這兩款軟件是后續設計和仿真的基礎。3 系統方案硬件設計3.1 整體方案設計圖3.1 整體方案框圖本設計中顯示點陣采用的是16*16LED點陣，該點陣是由256個發光二極管組成，這256個發光二極管按矩陣形式排列而成，

22、每一行上的發光管有一個公共的陽極(或陰極)，每一列上的發光管有一個公共的陰極(或陽極)，一般按動態掃描方式顯示漢字或圖形。事先將要顯示的漢字信息存儲在ROM中，ROM的數據是16位，這樣一來，從ROM中讀出的每位數據就是點陣的一列，循環掃描就能點亮全部的16*16點陣，通過控制模塊更改循環啟示位來實現滾動效果，整體方案如圖1所示。3.2 分頻模塊設計由于LED點陣采用的是掃描點亮的方式，所以系統對于掃描時鐘有嚴格的要求，如果掃描時鐘頻率太小，則造成LED點陣跳躍閃爍，如果頻率太大又會造成LED點陣的重影，根據經驗應該講掃描頻率定在30-100HZ之間較好，所以本部分要實現的就是將FPGA的外部

23、的50M的時鐘分頻的合適的頻率。該模塊的實體定義如下：ENTITY dif ISPORT(clkin,reset:IN STD_LOGIC; clkout1:OUT STD_LOGIC; clkout2:OUT STD_LOGIC);end dif;在該模塊中clkin接系統時鐘，作為整個系統的時鐘輸入，reset引腳為復位引腳，clkout1為第一個分頻輸出時鐘，其作為列掃描時鐘供LED_drivce模塊使用，clkout2為第二個分頻輸出時鐘，其用作滾動變化時鐘。編譯之后該部分的接口框圖如下所示：圖3.2 分頻模塊端口圖經過綜合之后該模塊的RTL級框圖如下所示：圖3.3 分頻模塊RTL級框

24、圖3.3 漢字存儲模塊設計本設計中要顯示的是“#”6個漢字，本設計中將其存放在FPGA的內部ROM中，該ROM的每個數據為16位，即LED點陣的一列字模信息，由于每個漢字需要16列，6個漢字需要的存儲空間至少為80。所以該ROM的地址線應該為7位，本設計ROM的構建采用altera提供的利用LPM參數化模塊庫。圖3.4 漢字存儲模塊端口圖LPM參數化模塊庫是altea公司經過優化之后的經典模塊，這些模塊具有占用資源少，執行效率高的特點。ROM需要一個初始化文件來初始化的，設計中建立了一個HEX文件，文件中存儲的是漢字字模信息，具體到本設計中則是“#”6個漢字字模，漢字字模的來源則可用一些取模軟

25、件進行制作，或者直接編輯而成，本設計中則采用了兩種方法相結合的方式更加快捷方便的制作了實驗用的6個漢字字模5。圖3.5 漢字存儲模塊RTL級框圖3.4 功能選擇模塊本模塊實現的了漢字滾動方向控制和滾動和暫停滾動字符的功能。該模塊的實體定義如下所示：ENTITY core_trl ISPORT(clk,reset,dir,pus:IN STD_LOGIC; addr:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);end core_trl;該模塊的接口如圖3.6所示：圖3.6 功能選擇控制模塊端口圖clk 為時鐘輸入，該時鐘是經過分頻之后的，reset為復位信號，dir為滾動方

26、向控制，當dir=1時，漢字從左往右滾動，當dir=0時，漢字從右往左滾動。pus為暫停和繼續滾動方式控制，當pus=0 時屏幕暫停滾動，當pus=1時則繼續滾動。圖3.7 功能選擇控制模塊RTL級框圖3.5 點陣驅動模塊在改模塊中實現ROM數據讀出控制和點陣列選信號輸出，該模塊的實體定義如下所示：ENTITY LED_drive ISPORT(clk,reset:IN STD_LOGIC; addr_req:IN STD_LOGIC; addrin:IN STD_LOGIC_VECTOR(6 DOWNTO 0); seg:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); a

27、ddrout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);end LED_drive;該模塊的接口如圖3.8所示：圖3.8 點陣驅動模塊接口圖clk為模塊時鐘輸入，其來自分頻模塊的輸出時鐘，reset為復位信號，低電平有效。addr_req為字符滾動信號輸入，addin為滾動后當前矩陣中第一列的數據地址，seg為LED列選控制，addrout為ROM的地址信息6。編譯綜合之后的RTL級框圖如圖所示：圖3.8 點陣驅動模塊RTL級框圖3.6 本章小結本章設計完成了基于FPGA的硬件電路設計分別對各個模塊進行了編譯，編譯均完全通過，用各個模塊搭建出系統，整個系統的RTL級電路

28、如下圖6所示：圖3.9 整個系統的RTL級框圖4 系統仿真驗證4.1系統仿真概念系統仿真測試在整個系統設計工程中占據重要的地位78，系統仿真測試所花費的時間也往往要比系統設計本身話費的時間長，FPGA的系統仿真主要包括兩個階段：一.功能仿真 (也稱前仿真)，功能仿真是指在一個設計中，在布局布線以前驗證設計邏輯功能是否正確 。布局布線以前的仿真都稱作功能仿真，它包括綜合前仿真（Pre-Synthesis Simulation）和綜合后仿真（Post-Synthesis Simulation）。綜合前仿真主要針對基于原理框圖的設計;綜合后仿真既適合原理圖設計 , 也適合基于 HDL 語言的設計。二

29、.時序仿真（也叫后仿真），時序仿真是使用綜合軟件給出的芯片延時信息考慮最壞情況下做出的比功能仿真更接近實際的仿真結果。時序仿真和功能仿真有相同點也有不同點，相同點在與時序仿真和功能仿真使用的仿真器和激勵都相同，不同點就在于時序仿真要加入實際布局布線的延時信息。從仿真圖上也可以看出功能仿真和時序仿真的不同，時序仿真的結果圖往往在信號的變化邊緣有毛刺（延時），功能仿真沒有。按照經驗來說，一個設計能通過功能仿真未必能通過時序仿真，但是通過時序仿真必定能通過功能仿真。下圖為FPGA的設計流程圖。圖4.1 FPGA設計流圖從圖7中可以看出仿真在FPGA整個設計流程中的地位和位置。在本設計中分別對個各模塊

30、進行了功能仿真和時序仿真，而仿真工具就是前面介紹的ModelSim-Altera 6.4a，由于其是altera公司推出的ModelSim版本，所以其有Quartus II有良好的兼容性，為實現聯調測試提供了方便，這也是本設計選用ModelSim-Altera 6.4a作為仿真工具的主要原因。仿真的主要工作時編寫testbench和修改設計。testbench是一種驗證的手段。首先，任何設計都是會有輸入輸出。仿真的時候由于沒有硬件信號的輸入，需要通過軟件仿真出信號輸入，相當于產生一種虛擬的平臺。利用這個平臺對你的設計進行功能分析和校驗。這個就是testbench的含義。testbench里面包

31、含三部分內容：1、激勵生成。英文么就是simulator，這個只用來生成輸出，他自己沒有輸入，只是按照一定的規律去給你的設計激勵，激勵通過設計的輸入端口送到你的設計中。其余的事情不管。這里的激勵，都是預先設想好的，比如根據某個協議，或者某種通信方式傳遞。2、驗證設計。英文可以叫做DUT：design under testbench或者DUV：design under verification。這個是主要目標。 3、輸出校驗。英文叫markerboard，他所管的事情就是，接收你設計的輸入，然后通過校驗，找出對應的問題。然后報錯，或者統計錯誤。對于第三部分內容并不是每個testbench都要包括

32、的9，對于龐大的系統其是不可或缺的，用眼睛直接觀察的方法去驗證龐大的系統是不可實現了。但對于小系統而言，用人工方式檢驗驗證結果可能效果更好，操作更方便，所以第三部分內容是可以靈活選擇的，由于本設計系統不是很復雜所以本系統的testbench主要包含前兩部分內容4.2分頻模塊仿真對分頻模塊進行仿真測試，編寫testbench文件，仿真文件添加的測試激勵代碼如下所示：dut:difPORT MAP(clkin=>clkin,reset=>reset,clkout1=>clkout1,clkout2=>clkout2);reset <= '0','

33、;1' AFTER 200ns;PROCESSBEGINclkin <= '0'WAIT FOR 5ns;clkin <= '1'WAIT FOR 5ns;END PROCESS;分頻模塊功能簡單在對分頻模塊進行了RTL級仿真和時序仿真之后發現，該模塊延時很好是可以忽略的，其具體的驗證結果如下圖4.2所示：圖4.2-A 分頻模塊RTL級仿真結果圖4.2-B 分頻模塊時序仿真結果4.3功能控制模塊仿真編寫測試文件對該模塊進行仿真測試，添加的測試激勵代碼如下所示：UUT:core_trlPORT MAP(clk=>clk,reset=>

34、;reset,dir=>dir,pus=>pus,addr=>addr);INIT:PROCESSBEGIN reset<='0' dir<='0' pus<='0' WAIT FOR 50ns; reset<='1' WAIT FOR 100ns; pus<='1' WAIT FOR 100ns; pus<='0' WAIT FOR 100ns; dir<='1' WAIT FOR 200ns; WAIT;END PROC

35、ESS;ALWAYS:PROCESSBEGINclk <= '0'wait for 5ns;clk <= '1'wait for 5ns;END PROCESS;先是對功能控制模塊進行了RTL級仿真，在觀察后確定其功能滿足預定設計之后對其進行了時序仿真，仿真結果顯示，雖然結果在數據的變化時候略有波動，但是整體結果滿足設計要求，在允許的延遲范圍之內。故該模塊通過了仿真測試。圖4.3-A功能控制模塊RTL級仿真結果圖4.3-B功能控制模塊時序仿真結果4.4點陣驅動模塊仿真編寫測試文件對點陣驅動模塊進行仿真測試，激勵代碼如下所示：UUT:LED_drive

36、PORT MAP(clk=>clk,reset=>reset,addr_req=>addr_req,addrin=>addrin,seg=>seg,addrout=>addrout);INIT:PROCESSBEGIN reset<='0' addr_req<='0' addrin<="1111000" WAIT FOR 50ns; reset<='1' WAIT FOR 150ns; addr_req<='1' WAIT FOR 100ns;

37、addrin<="1100011" WAIT FOR 100ns; addr_req<='0' WAIT FOR 50ns; addrin<="1010101" WAIT FOR 150ns; addr_req<='1' WAIT FOR 200ns; WAIT;END PROCESS;PROCESSBEGINclk <= '0'WAIT FOR 5ns;clk <= '1'WAIT FOR 5ns;END PROCESS;在對點陣驅動模塊進行了RTL級仿

38、真和時序仿真之后發現功能滿足設計要求，時序仿真的延時也在可以接受的范圍之內，下圖4.4-A為RTL級仿真結果，4.4-B為時序仿真結果，對比兩個仿真結果可以發現，圖4.4-B比4.4-A在時鐘上升沿有明顯的毛刺，這些毛刺就是由于加入了芯片延時信息的原因，其要比4.4-A更接近現實情況。圖4.4-A 點陣驅動模塊RTL級仿真結果圖4.4-B 點陣驅動模塊時序仿真結果4.5本章小結本章對FPGA仿真的概念作了闡述，之后對各個模塊依次進行了RTL級仿真和時序仿真，并分別對仿真結果進行了觀察和分析，測試結果顯示，設計符合預定的設想，延遲滿足要求。5 課題的主要研究工作及結論在充分調研和參考了大量文獻之

39、后，本設計提出了基于PFGA的LED顯示控制系統，本論文主要作了如下工作：（1） 研究了課題相關技術的國內外研究現狀和發展趨勢；（2） 學習了LED點陣顯示原理，對比分析了各種方案的優缺點；（3） 分析了FPGA作為了LED顯示控制系統的可行性和優勢（4） 設計實現了基于FPGA的LED顯示控制系統；（5） 對系統做了仿真測試；經過仿真和測試分析，該方案可行，簡單，可擴展性好。但是由于時間和精力的原因，本課題還存在著一些不足和改進的空間例如：（1） 將單片16*16的LED矩陣擴展的多片；（2） 顯示彩色LED矩陣或者顯示屏；（3） 顯示方式除了滾動還可以有別的方式；但是本課題研究的技術對于L

40、ED顯示技術有重要意義，課題中不足會在后續的學習過程中不斷完善，也需要各位老師和同仁批評指教。6 致謝感謝我的畢業設計指導老師#教授對我的悉心照顧，在這段時間里#給與我很大的幫助，沒有#幫助，我的畢業設計的進程不會這么順利，感謝#副教授這段時間對我的課題給于的指導性的幫助，#勤奮、嚴謹、樸素的作風對我產生了積極地影響，相信這些會對我以后的工作和學習有巨大的幫助。感謝我的同學對我畢業設計過程的體諒和支持，感謝我的女友，感謝她給于我的默默關懷和支持。最后將我最誠摯的謝意獻給我的父母，感謝他們多年來的養育，和關懷。是他們的默默關懷與鼓勵使我在任何時候面對任何困難的時候，都有足夠的勇氣去面對，不斷地超

41、越自己。7 參考文獻： 1關積珍,等.2005年我國LED顯示屏產業發展綜述J.激光與紅外,2006,36(12): 1089-109.2孫蕊,王應吉.公交車站名顯示系統設計J.信息技術,2007(3):103-105.3施齊云.一種LED漢字信息動態顯示可控系統的設計J.信息技術,2002(12):47-49.4于楓等,ALTERA可編程邏輯器件應用技術M，北京：北京科學出版社，2004.5沈晶.漢字字模的拾取及其在LED顯示系統中的應用J.陜西科技大學學報,2004,22(6):125-127.6康志英,冉峰,徐美華.LED顯示屏高灰度掃描控制的FPGA實現.微計算機信息，2006年，第2

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45、olor LED display.22 FRANCIS G WOLFF,MICHAEL J KNIESER,DAN J. WEYER,CHRIS A. PAPACHRISTOU.High-level low power FPGA design methodology. National Aerospace and Electronics Conference . 200023 P.A.Cirkel,et al.Design choices in LED backlight LCD TV. 2008附錄二 功能選擇模塊程序代碼1、 core_trl.vhd(Quartus設計文件代碼)2、 M提

46、供定制服務,包講解,修改,論文過檢測LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY core_trl ISPORT(clk,reset,dir,pus:IN STD_LOGIC; addr:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);end core_trl;ARCHITECTURE rtl of core_trl ISSIGNAL cnt:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINPROCESS(clk,reset,pus)BEGIN

47、IF reset='0' THENcnt<=(others=>'0');ELSIF pus='1' THENcnt<=cnt;ELSIF(clk'EVENT AND clk='1')THENIF dir='1' THENIF cnt="1100000" THENcnt<="0000000"ELSEcnt<=cnt+'1'END IF;ELSEIF cnt="0000000"THENcnt<=&qu

48、ot;1100000"ELSEcnt<=cnt-'1'END IF;END IF;END IF;END PROCESS;addr<=cnt;END rtl;2、core_trl_tb.vhd(Modelsim測試文件代碼)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY core_trl_tb ISEND core_trl_tb;M提供定制服務,包講解,修改,論文過檢測ARCHITECTURE sim of core_trl_tb ISCOMPONENT core_trl PORT(clk,reset,dir,

49、pus:IN STD_LOGIC; addr:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;SIGNAL clk,reset,dir,pus:STD_LOGIC;SIGNAL addr:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINUUT:core_trlPORT MAP(clk=>clk,reset=>reset,dir=>dir,pus=>pus,addr=>addr);INIT:PROCESSBEGIN reset<='0' dir<='0' pus<='0' WAIT FOR 50ns; reset<='1' WAIT FOR 100ns; pus<='1' WAIT FOR 100ns; pus<='0' WAIT FOR 100ns; dir<='1' WAIT FOR 200ns; WAIT;SIGNAL addr_req2:ST