1、EDAEDA技術技術實用教程實用教程10.1 順序語句順序語句10.1.1 賦值語句賦值語句10.1.2 IF 語句語句信號賦值語句信號賦值語句變量賦值語句變量賦值語句賦值目標賦值符號賦值源10.1 順序語句順序語句10.1.3 CASE語句語句CASE語句的結構如下：語句的結構如下：CASE CASE 表達式表達式 ISISWhen When 選擇值選擇值 = = 順序語句；順序語句；When When 選擇值選擇值 = = 順序語句；順序語句；.END CASE END CASE ；多條件選擇值的一般表達式為：多條件選擇值的一般表達式為： 選擇值選擇值 | |選擇值選擇值 選擇值可以有四種

2、不同的表達方式：選擇值可以有四種不同的表達方式： 單個普通數值，如單個普通數值，如6 6。 數值選擇范圍，如數值選擇范圍，如(2 (2 TO 4)TO 4)，表示取值表示取值為為2 2、3 3或或4 4。 并列數值，如并列數值，如3 3 5 5，表示取值為，表示取值為3 3或者或者5 5。 混合方式，以上三種方式的混合。混合方式，以上三種方式的混合。【例【例10-1】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY mux41 IS PORT (s4，s3, s2，s1 : IN STD_LOGIC; z4，z3, z2，z1 : OUT S

3、TD_LOGIC); END mux41； ARCHITECTURE activ OF mux41 IS SIGNAL sel : INTEGER RANGE 0 TO 15; BEGIN PROCESS (sel ，s4，s3，s2，s1 ) BEGIN sel= 0 ; - 輸入初始值輸入初始值 IF (s1 =1) THEN sel = sel+1 ; ELSIF (s2 =1) THEN sel = sel+2 ; ELSIF (s3 =1) THEN sel = sel+4 ; ELSIF (s4 =1) THEN sel = sel+8 ; ELSE NULL; - 注意，這里使用

4、了空操作語句注意，這里使用了空操作語句 END IF ; z1=0 ; z2=0; z3=0; z4 z1 z2 z3 z4 out1 out1 out1 out1 result result - a、b相等相等 接下頁接下頁IF (a = b) THEN result = x01; ELSE result - a、b不相等不相等 IF (a /= b) THEN result = x01; ELSE result 10 ; - 當當a大于大于10時跳出循環時跳出循環 END LOOP L2; .【例【例】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；E

5、NTITY p_check IS PORT ( a : IN STD_LOGIC_VECTOR (7 DOWNTO 0); y : OUT STD_LOGIC );END p_check； ARCHITECTURE opt OF p_check IS SIGNAL tmp ：STD_LOGIC ；BEGIN PROCESS(a) BEGIN tmp =0; FOR n IN 0 TO 7 LOOP tmp = tmp XOR a(n); END LOOP ; y = tmp; END PROCESS; END opt; 【例【例】SIGNAL a, b, c : STD_LOGIC_VECTO

6、R (1 TO 3);.FOR n IN 1 To 3 LOOPa(n) = b(n) AND c(n);END LOOP;此段程序等效于順序執行以下三個信號賦值操作：此段程序等效于順序執行以下三個信號賦值操作：a(1)=b(1) AND c(1);a(2)=b(2) AND c(2); a(3)f); s3: b(k+8) := 0; k := k+1; NEXT LOOP L_y ; NEXT LOOP L_x ; .10.1.6 EXIT語句語句EXIT； - 第一種語句格式第一種語句格式EXIT LOOP標號；標號； - 第二種語句格式第二種語句格式EXIT LOOP標號標號 WHEN

7、 條件表達式；條件表達式； - 第三種語句格式第三種語句格式【例【例10-6】SIGNAL a, b : STD_LOGIC_VECTOR (1 DOWNTO 0);SIGNAL a_less_then_b : Boolean;. a_less_then_b = FALSE ; - 設初始值設初始值 FOR i IN 1 DOWNTO 0 LOOP IF (a(i)=1 AND b(i)=0) THEN a_less_then_b b EXIT ; ELSIF (a(i)=0 AND b(i)=1) THEN a_less_then_b = TRUE ; - a b EXIT; ELSE NU

8、LL; END IF; END LOOP; - 當當 i=1時返回時返回LOOP語句繼續比較語句繼續比較10.1.7 WAIT語句語句WAIT； - 第一種語句格式第一種語句格式WAIT ON 信號表；信號表； - 第二種語句格式第二種語句格式 WAIT UNTIL 條件表達式；條件表達式； - 第三種語句格式第三種語句格式WAIT FOR 時間表達式；時間表達式； - 第四種語句格式，第四種語句格式， 超時等待語句超時等待語句【例【例10-7】SIGNAL s1,s2 : STD_LOGIC;.PROCESSBEGIN.WAIT ON s1,s2 ；END PROCESS ；【例【例10-8

9、】(a) WAIT_UNTIL結構結構 (b) WAIT_ON結構結構 . LOOPWait until enable =1; Wait on enable;. EXIT WHEN enable =1; END LOOP;10.1.7 WAIT語句語句一般地，只有一般地，只有WAIT_UNTIL格式的等待語句可以被綜合器接受格式的等待語句可以被綜合器接受(其余語其余語句格式只能在句格式只能在VHDL仿真器中使用仿真器中使用) ，WAIT_UNTIL語句有以下三種表達語句有以下三種表達方式：方式：WAIT UNTIL WAIT UNTIL 信號信號= =Value Value ； - (1) -

10、 (1) WAIT UNTIL WAIT UNTIL 信號信號EVENT AND EVENT AND 信號信號= =Value; - (2) Value; - (2) WAIT UNTIL NOT WAIT UNTIL NOT 信號信號STABLE AND STABLE AND 信號信號= =Value; - (3) Value; - (3) 如果設如果設clock為時鐘信號輸入端，以下四條為時鐘信號輸入端，以下四條WAIT語句所設的進程啟動條語句所設的進程啟動條件都是時鐘上跳沿，所以它們對應的硬件結構是一樣的：件都是時鐘上跳沿，所以它們對應的硬件結構是一樣的：WAIT UNTIL clock

11、 =1;WAIT UNTIL clock =1;WAIT UNTIL rising_edge(clock) ;WAIT UNTIL rising_edge(clock) ;WAIT UNTIL NOT clockWAIT UNTIL NOT clockSTABLE AND clock =1;STABLE AND clock =1;WAIT UNTIL clock =1 AND clockWAIT UNTIL clock =1 AND clockEVENT;EVENT;【例【例10-9】.PROCESSBEGINWAIT UNTIL clk =1;ave = a;WAIT UNTIL clk =

12、1;ave = ave + a;WAIT UNTIL clk =1;ave = ave + a;WAIT UNTIL clk =1;ave = (ave + a)/4 ;END PROCESS ;【例【例10-10】 PROCESS BEGIN rst_loop : LOOP WAIT UNTIL clock =1 AND clockEVENT; - 等待時鐘信號等待時鐘信號 NEXT rst_loop WHEN (rst=1); - 檢測復位信號檢測復位信號rst x = a ; - 無復位信號，執行賦值操作無復位信號，執行賦值操作 WAIT UNTIL clock =1 AND clock

13、EVENT; - 等待時鐘信號等待時鐘信號 NEXT rst_loop When (rst=1); - 檢測復位信號檢測復位信號rst y = b ; - 無復位信號，執行賦值操作無復位信號，執行賦值操作 END LOOP rst_loop ; END PROCESS;【例【例10-11】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY shifter IS PORT ( data : IN STD_LOGIC_VECTOR (7 DOWNTO 0); shift_left: IN STD_LOGIC; shift_right: IN STD_LO

14、GIC; clk: IN STD_LOGIC; reset : IN STD_LOGIC; mode : IN STD_LOGIC_VECTOR (1 DOWNTO 0); qout : BUFFER STD_LOGIC_VECTOR (7 DOWNTO 0) );END shifter;ARCHITECTURE behave OF shifter IS SIGNAL enable: STD_LOGIC; BEGIN PROCESS BEGIN WAIT UNTIL (RISING_EDGE(clk) ); -等待時鐘上升沿等待時鐘上升沿 IF (reset = 1) THEN qout qo

15、ut qout qout NULL; END CASE; END IF; END PROCESS;END behave; 10.1.8 子程序調用語句子程序調用語句調用過程的語句格式如下：過程名過程名(形參名形參名= = 實參表達式實參表達式 ， 形參名形參名= = 實參表達式實參表達式) ) ；1 1、過程調用、過程調用一個過程的調用將分別完成以下三個步驟：（1）將）將IN和和INOUT模式的實參值賦給欲調模式的實參值賦給欲調用的過程中與它們對應的形參；用的過程中與它們對應的形參；（2）執行這個過程；）執行這個過程；（3）將過程中）將過程中IN和和INOUT模式的形參值返回給對應的實參。模式

16、的形參值返回給對應的實參。【例【例10-12】PACKAGE data_types IS - 定義程序包定義程序包SUBTYPE data_element IS INTEGER RANGE 0 TO 3 ；- 定義數據類型定義數據類型TYPE data_array IS ARRAY (1 TO 3) OF data_element;END data_types；USE WORK.data_types.ALL; -打開以上建立在當前工作庫的程序包打開以上建立在當前工作庫的程序包data_typesENTITY sort IS PORT ( in_array : IN data_array ; o

17、ut_array : OUT data_array);END sort; ARCHITECTURE exmp OF sort IS BEGIN PROCESS (in_array) - 進程開始，設進程開始，設data_types為敏感信號為敏感信號 PROCEDURE swap(data : INOUT data_array; - swap的形參名為的形參名為data、low、highlow, high : IN INTEGER ) IS VARIABLE temp : data_element ; BEGIN - 開始描述本過程的邏輯功能開始描述本過程的邏輯功能 IF (data(low)

18、 data(high) THEN - 檢測數據檢測數據 temp := data(low) ; data(low) := data(high); data(high) := temp ; END IF ； END swap ; - 過程過程swap定義結束定義結束 VARIABLE my_array : data_array ; - 在本進程中定義變量在本進程中定義變量my_array接下頁接下頁 BEGIN - 進程開始進程開始 my_array := in_array ; - 將輸入值讀入變量將輸入值讀入變量swap(my_array, 1, 2); - my_array、1、2是對應于是

19、對應于data、low、high的實參的實參 swap(my_array, 2, 3); - 位置關聯法調用，位置關聯法調用， 第第2、第、第3元素交換元素交換 swap(my_array, 1, 2); - 位置關聯法調用，位置關聯法調用， 第第1、第、第2元素再次交換元素再次交換 out_array y THEN tmp := x; x := y; y := tmp; END IF;END sort2;BEGIN PROCESS (a, b, c, d) VARIABLE va, vb, vc, vd : BIT_VECTOR(0 TO top);BEGIN va := a; vb :=

20、b; vc := c; vd := d; sort2(va, vc); sort2(vb, vd); sort2(va, vb); sort2(vc, vd); sort2(vb, vc); ra = va; rb = vb; rc = vc; rd = vd; END PROCESS;END muxes;2、函數調用、函數調用函數調用與過程調用是十分相似的，不同之處是，調用函數將返還函數調用與過程調用是十分相似的，不同之處是，調用函數將返還一個指定數據類型的值，函數的參量只能是輸入值。一個指定數據類型的值，函數的參量只能是輸入值。10.1.9 返回語句返回語句(RETURN)RETURN;

21、- 第一種語句格式第一種語句格式RETURN 表達式；表達式； - 第二種語句格式第二種語句格式【例【例10-14】PROCEDURE rs (SIGNAL s , r : IN STD_LOGIC ; SIGNAL q , nq : INOUT STD_LOGIC) IS BEGIN IF ( s =1 AND r =1) THEN REPORT Forbidden state : s and r are quual to 1; RETURN ; ELSE q = s AND nq AFTER 5 ns ; nq tmp := rega AND regb ; WHEN 101 = tmp :

22、= rega OR regb ; WHEN 110 = tmp := NOT rega ; WHEN OTHERS = NULL ;END CASE ; WHEN OTHERS = tmp := rega ；10.2 VHDL并行語句并行語句結構體中的并行語句主要有七種：1 1、并行信號賦值語句（、并行信號賦值語句（Concurrent Signal AssignmentsConcurrent Signal Assignments）。）。2 2、進程語句、進程語句( (Process Statements)Process Statements)。3 3、塊語句、塊語句( (Block Stat

23、ements)Block Statements)。4 4、條件信號賦值語句、條件信號賦值語句( (Selected Signal Assignments)Selected Signal Assignments)。5 5、元件例化語句、元件例化語句( (Component Instantiations)Component Instantiations)，其中包括類屬配置語句。其中包括類屬配置語句。6 6、生成語句、生成語句( (Generate Statements)Generate Statements)。7 7、并行過程調用語句、并行過程調用語句( (Concurrent Procedure

24、 Calls)Concurrent Procedure Calls)。ARCHITECTURE 結構體名結構體名 OF 實體名實體名 IS 說明語句說明語句 BEGIN 并行語句并行語句END ARCHITECTURE 結構體名結構體名10.2.1 并行信號賦值語句并行信號賦值語句1. 1. 簡單信號賦值語句簡單信號賦值語句賦值目標賦值目標 = 表達式表達式以下結構體中的五條信號賦值語句的執行是并行發生的。ARCHITECTURE curt OF bc1 ISSIGNAL s1, e, f, g, h : STD_LOGIC ;BEGIN output1 = a AND b ; output2

25、 = c + d ; g = e OR f ; h = e XOR f ; s1 = g ;END ARCHITECTURE curt；2. 2. 條件信號賦值語句條件信號賦值語句賦值目標賦值目標 = 表達式表達式 WHEN 賦值條件賦值條件 ELSE 表達式表達式 WHEN 賦值條件賦值條件 ELSE . 表達式表達式 ；10.2.1 并行信號賦值語句并行信號賦值語句圖圖10-1 例例10-16的邏輯電路圖的邏輯電路圖【例【例10-16】 ENTITY mux IS PORT ( a,b,c : IN BIT ; p1,p2 : IN BIT ; z : OUT BIT ); END; AR

26、CHITECTURE behv OF mux IS BEGIN z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c ; END;3. 3. 選擇信號賦值語句選擇信號賦值語句WITH 選擇表達式選擇表達式 SELECT 賦值目標信號賦值目標信號 =表達式表達式 WHEN 選擇值選擇值表達式表達式 WHEN 選擇值選擇值.表達式表達式 WHEN 選擇值；選擇值；10.2.1 并行信號賦值語句并行信號賦值語句【例【例10-17】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.

27、ALL;ENTITY decoder IS PORT ( a， b， c : IN STD_LOGIC; data1，data2 : IN STD_LOGIC; dataout : OUT STD_LOGIC );END decoder;ARCHITECTURE concunt OF decoder IS SIGNAL instruction : STD_LOGIC_VECTOR(2 DOWNTO 0) ； BEGIN instruction = c & b & a ; WITH instruction SELECT dataout = data1 AND data2 WHEN

28、 000 ， data1 OR data2 WHEN 001 ， data1 NAND data2 WHEN 010 ， data1 NOR data2 WHEN 011 ， data1 XOR data2 WHEN 100 ， data1 XNOR data2 WHEN 101 ， Z WHEN OTHERS ; END concunt ;3. 3. 選擇信號賦值語句選擇信號賦值語句.WITH selt SELECTmuxout l_time,gb2 = s_time) ; - 局部端口局部端口參量設定參量設定 PORT (pb : IN BIT; pb2 : INOUT BIT ); -

29、塊結構中局部端塊結構中局部端口定義口定義 PORT MAP (pb1 = b1, pb2 = a1 ) ; - 塊結構端口連接說明塊結構端口連接說明 CONSTANT delay : Time := 1 ms ; - 局部常數定義局部常數定義 SIGNAL s1 : BIT ; - 局部信號定義局部信號定義 BEGIN s1 = pb1 AFTER delay ; pb2 = s1 AFTER gb1, b1 AFTER gb2 ; END BLOCK blk1 ; END ARCHITECTURE func ;【例【例10-19】 . b1 : BLOCK SIGNAL s1: BIT ;

30、BEGIN S1 = a AND b ; b2 : BLOCK SIGNAL s2: BIT ; BEGIN s2 = c AND d ; b3 : BLOCK BEGIN Z = s2 ; END BLOCK b3 ; END BLOCK b2 ; y = s1 ; END BLOCK b1 ;.10.2.3 并行過程調用語句并行過程調用語句過程名（關聯參量名）過程名（關聯參量名）;【例【例10-21】. PROCEDURE adder(SIGNAL a, b :IN STD_LOGIC ; -過程名為過程名為adder SIGNAL sum : OUT STD_LOGIC ); . add

31、er(a1，b1，sum1) ; - 并行過程調用并行過程調用 . - 在此，在此，a1、b1、sum1即為分別對應于即為分別對應于a、b、sum的關聯參量名的關聯參量名 PROCESS( c1，c2) ; - 進程語句執行進程語句執行 BEGIN Adder(c1，c2，s1) ; - 順序過程調用，在此順序過程調用，在此c1、c2、s1即為分別對即為分別對END PROCESS ; - 應于應于a、b、sum的關聯參量名的關聯參量名【例【例10-22】 PROCEDURE check(SIGNAL a : IN STD_LOGIC_VECTOR; - 在調用時在調用時 SIGNAL err

32、or : OUT BOOLEAN ) IS - 再定位寬再定位寬 VARIABLE found_one : BOOLEAN := FALSE ; - 設初始值設初始值 BEGIN FOR i IN aRANGE LOOP - 對位矢量對位矢量a的所有的位元素進行循環檢測的所有的位元素進行循環檢測 IF a(i) = 1 THEN - 發現發現a中有中有 1 IF found_one THEN - 若若found_one為為TRUE，則表明發現了一個以上的則表明發現了一個以上的1 ERROR = TRUE; - 發現了一個以上的發現了一個以上的1，令，令found_one為為TRUE RETUR

33、N; - 結束過程結束過程 END IF; Found_one := TRUE; - 在在a中已發現了一個中已發現了一個1 End IF; End LOOP; - 再測再測a中的其它位中的其它位 error 連接端口名，連接端口名，.） ；10.2 VHDL并行語句并行語句10.2.5 生成語句生成語句標號：標號： FOR 循環變量循環變量 IN 取值范圍取值范圍 GENERATE 說明說明 BEGIN 并行語句并行語句 END GENERATE 標號標號 ；標號：標號： IF 條件條件GENERATE 說明說明 Begin 并行語句并行語句 END GENERATE 標號標號 ；四部分組成的

34、：（1 1）生成方式）生成方式（2 2）說明部分）說明部分（3 3）并行語句）并行語句（4 4）標號）標號表達式表達式 TO 表達式表達式 ; - 遞增方式，如遞增方式，如1 TO 5表達式表達式 DOWNTO 表達式表達式 ; - 遞減方式，如遞減方式，如5 DOWNTO 1取值范圍的語句格式，有兩種形式：C O M PIN P U TO U T P U TC O M PIN P U TO U T P U TC O M PIN P U TO U T P U Ta 0 b 0 a 1 b 1 a 7 b 7 . . .圖圖10-3 生成語句產生成語句產生的生的8個相同的電個相同的電路模塊路模塊

35、【例【例10-23】 .COMPONENT compPORT (x : IN STD_LOGIC ； y : OUT STD_LOGIC );END COMPONENT ;SIGNAL a :STD_LOGIC_VECTOR(0 TO 7)；SIGNAL b :STD_LOGIC_VECTOR(0 TO 7)；.gen : FOR i IN aRANGE GENERATE u1: comp PORT MA (x=a(i)，y=b(i);END GENERATE gen, .【例例10-24】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Latc

36、h IS PORT( D : IN STD_LOGIC; ENA : IN STD_LOGIC; Q : OUT STD_LOGIC );END ENTITY Latch ; ARCHITECTURE one OF Latch IS SIGNAL sig_save : STD_LOGIC; BEGIN PROCESS (D, ENA) BEGIN IF ENA = 1 THEN sig_save = D ; END IF ; Q = sig_save ; END PROCESS ;END ARCHITECTURE one;【例【例10-25】LIBRARY IEEE; USE IEEE.STD

37、_LOGIC_1164.ALL; ENTITY SN74373 IS PORT (D : IN STD_LOGIC_VECTOR( 8 DOWNTO 1 ); OEN ,G : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(8 DOWNTO 1); END ENTITY SN74373;ARCHITECTURE two OF SN74373 IS SIGNAL sigvec_save : STD_LOGIC_VECTOR(8 DOWNTO 1); BEGIN PROCESS(D, OEN, G , sigvec_save) BEGIN IF OEN = 0 TH

38、EN Q = sigvec_save; ELSE Q = ZZZZZZZZ; END IF; IF G = 1 THEN Sigvec_save = D; END IF; END PROCESS; END ARCHITECTURE two; ARCHITECTURE one OF SN74373 IS COMPONENT Latch 接下頁接下頁PORT ( D, ENA : IN STD_LOGIC; Q : OUT STD_LOGIC ); END COMPONENT; SIGNAL sig_mid : STD_LOGIC_VECTOR( 8 DOWNTO 1 ); BEGIN GeLat

39、ch : FOR iNum IN 1 TO 8 GENERATE Latchx : Latch PORT MAP(D(iNum),G,sig_mid(iNum); END GENERATE; Q = sig_mid WHEN OEN = 0 ELSE ZZZZZZZZ; -當當OEN=1時，時，Q(8)Q(1)輸出狀態呈高阻態輸出狀態呈高阻態END ARCHITECTURE one; 【例【例10-26】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY d_ff ISPORT ( d, clk_s : IN STD_LOGIC ; q : OUT

40、STD_LOGIC ; nq : OUT STD_LOGIC );END ENTITY d_ff;ARCHITECTURE a_rs_ff OF d_ff ISBEGINbin_p_rs_ff : PROCESS(CLK_S) 接下頁接下頁BEGIN IF clk_s = 1 AND clk_sEVENT THEN q = d ; nq = NOT d; END IF; END PROCESS;END ARCHITECTURE a_rs_ff;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY cnt_bin_n isGENERIC (n : INT

41、EGER := 6);PORT (q : OUT STD_LOGIC_VECTOR (0 TO n-1); in_1 : IN STD_LOGIC );END ENTITY cnt_bin_n;ARCHITECTURE behv OF cnt_bin_n ISCOMPONENT d_ff PORT(d, clk_s : IN STD_LOGIC; Q, NQ : OUT STD_LOGIC);END COMPONENT d_ff; SIGNAL s : STD_LOGIC_VECTOR(0 TO n);BEGIN s(0) = in_1; q_1 : FOR i IN 0 TO n-1 GEN

42、ERATE dff : d_ff PORT MAP (s(i+1), s(I), q(i), s(i+1); END GENERATE; END ARCHITECTURE behv;I1OT11I2I3I4FD21I5FD21FD11D0 Q0FD11D0 Q0FD11D0 Q0I6FD11I7FD11I8MUX21nqnqnqclkclkclki=n-1i=0i=1s(n)s(2)s(1)s(0)qn-1q1q0.圖圖10-4 6 位二進制計數器原理圖位二進制計數器原理圖語句語句“NOT(clockSTABLE AND clock =1) ”的的表達方式是不可綜合的。表達方式是不可綜合的。10.3 屬性描述與定義語句屬性描述與定義語句1. 1. 信號類屬性信號類屬性綜合器