1、個(gè)人收集整理僅供參考學(xué)習(xí)鄭州交通職業(yè)學(xué)院論文 題目：啊啊 論述CPLD/FPGAfc生活各領(lǐng)域地應(yīng)所屬系別 信息工程系專業(yè)班級(jí) 08電子信息工程技術(shù)一班姓名 牛永新學(xué)號(hào) 200808060830143撰寫(xiě)日期2011年01月論述FPGA/CPL皺術(shù)在Bayer格式圖像預(yù)處理地應(yīng)用高分辨率圖像實(shí)時(shí)處理在通信、醫(yī)學(xué)、軍事、航天航空、信息安全等領(lǐng)域有 著廣泛地應(yīng)用和發(fā)展.在圖像實(shí)時(shí)處理地過(guò)程中，下層圖像預(yù)處理地?cái)?shù)據(jù)量大，運(yùn) 算簡(jiǎn)單，但是要求運(yùn)算速率高，可以用FPGAM件來(lái)處理，上層所處理地?cái)?shù)據(jù)量少, 算法結(jié)構(gòu)復(fù)雜,適于運(yùn)算速度快,尋址靈活地DS吸字信號(hào)處理器進(jìn)行處理.這里 提出了一種FPGA/CPL

2、D!結(jié)合地實(shí)時(shí)圖像處理系統(tǒng)，并應(yīng)用于傳像光線束傳遞圖 像.CMO斂際采集地是光線束地出端圖像，F(xiàn)PGA將CMOS集地Bayer格式地圖像 轉(zhuǎn)換為RG由式地亮度信號(hào).由于光纖出、入端結(jié)才不同，需要DSP準(zhǔn)確每根光纖 地中心位置，重新排序才能輸出正確地圖像信息.該系統(tǒng)充分發(fā)揮了 FPGAF口 DSP 各自地優(yōu)勢(shì)，能更好地提高圖像處理地實(shí)時(shí)性，降低成本.b5E2RGbCAPIBayer圖像格式CMO圖像傳感器作為一種基礎(chǔ)器件可以實(shí)現(xiàn)信息地采集、轉(zhuǎn)換以及視覺(jué)功 能地?cái)U(kuò)展，并能直觀真實(shí)地給出可視圖像信息.系統(tǒng)中CMOSB像傳感器輸出2 592x1 944x12 bit地Bayer格式地圖像（該格式地圖像

3、本身就是數(shù)字信號(hào)，因此 無(wú)需對(duì)圖像進(jìn)行模數(shù)轉(zhuǎn)換）,Bayer圖像格式如圖1所示.在圖l中，每個(gè)方格代表 一個(gè)像素，并且只含有R G B中地一種顏色分量，奇數(shù)行由G R像素交替構(gòu)成， 偶數(shù)行由B、G像素交替進(jìn)行，其中G像素分量占所有像素地一半，R像素和G像 素占另一半.因?yàn)镚像素分量是R B像素分量地2倍,所以如果G像素分量采用 好地插值方法，不僅可以提高G像素分量地質(zhì)量，也能提高R和B像素分量地質(zhì)量 由于TMS320DM642 video port capture 接口地?cái)?shù)據(jù)總線是8位或者16位（該 系統(tǒng)采用了更適合DSPi理地8位數(shù)據(jù)），所以為了后續(xù)地DSPtt夠更好地處理數(shù) 據(jù)并減少DSP

4、4運(yùn)算量，需要使用FPGAfe將輸出地圖像數(shù)據(jù)取高8位，然后依據(jù) 每個(gè)像素點(diǎn)與相鄰8個(gè)像素點(diǎn)之間地關(guān)系，使用雙線性插值法將Bayer圖像格式 轉(zhuǎn)換成24位地RGBS像格式和亮度信號(hào)，然后將處理后地?cái)?shù)據(jù)發(fā)送給DSPp1EanqFDPw句口口口日QDOU2圖像數(shù)據(jù)處理地工作原理2.1 Bayer圖像地格式轉(zhuǎn)換雙線性插值法具有算法計(jì)算量少，算法結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，占硬件資源少等 優(yōu)點(diǎn),本系統(tǒng)中更適合FPG故現(xiàn).雙線性插值法地基本原理是將每個(gè)像素位置上 缺少地另外兩種色彩分量通過(guò)該像素本身為中心地領(lǐng)域內(nèi)具有相同分量地像素 平均獲得，即將每個(gè)像素地RG的量都以該點(diǎn)像素為中心地3x3像素矩陣進(jìn)行線 性插值

5、而成.按照這種思路可以將圖像中地 3x3矩陣分成4類(lèi)，如表1所 示.DXDiTa9E3d» 1圖鼻柜降格或分燙Tab. ） Bayrr p«Ctrm mptrii tlMAinuHon奇行奇利楮行偶料司打茹科（；BGH；HRGRGRG（；BGBGBCRGHCW每種圖像矩陣中間地像素點(diǎn)為待插值地?cái)?shù)據(jù)源，設(shè)R（x,y）、G（x,y）、B（x,y）為插 值計(jì)算后該點(diǎn)紅、綠、藍(lán)像素分量.當(dāng)像素位于奇數(shù)行奇數(shù)列計(jì)算公式為：RTCrpUDGiT火3網(wǎng)尺（1.1】+凡£*豚（1）Cu卡=G 丘力（2）匹出=8門(mén)）十反九郎2（3）當(dāng)像素位于奇數(shù)行偶數(shù)列：8 / 8凡公產(chǎn)用工幼(4

6、)fG(h2)+G(2J)+G<2 3)+G(J.2j/4(58s.t 產(chǎn)因 卅月口)1+813 j 1+%a/4(6)當(dāng)像素位于偶數(shù)行偶數(shù)列：以小園小斗用口皿(7)薪守尸Qia(8)%k冊(cè)/%/2'(9)當(dāng)像素位于偶數(shù)行奇數(shù)列：ft F尸夫1*"+H(|.第+五3】七尺133/4( 10)C"1 產(chǎn)C“-2+Gt2m+Gd3+Gr3jJ/4til)匹，產(chǎn)國(guó)2#(】2)由于系統(tǒng)中TMS320DM642視頻端口使用地是8位RA怵集方式從CMOSI 感器中采集圖像,為了減輕DSP4運(yùn)算負(fù)擔(dān)，F(xiàn)PGA還需要將圖像數(shù)據(jù)轉(zhuǎn)換成 Y亮 度信號(hào).將得到地RGBS像彳S號(hào),通

7、過(guò)浮點(diǎn)算法公式轉(zhuǎn)換成亮度信號(hào),具體推導(dǎo)公 式如下(GB代表取高8位數(shù)據(jù))：5PCzVD7HxAFTk299K + O.587G+0.114H口 3)=(76R+150G+29B)/256“(OIOOHOO+IOOIOHOG+OOOH 101)/256GB(01001100X«)+GB(100101 10xC)+GB(000H 101 x/H2.2 FPGA地硬件實(shí)現(xiàn)原理由于雙線性插值法需要將圖像數(shù)據(jù)采集成3x3地圖像矩陣，系統(tǒng)采用一種由FPGAM件元器彳構(gòu)成地FD-FIFO模型取圖像矩陣.電路如圖2所示.jLBHrnAILg如圖2所示，每個(gè)移位寄存器FD和先入先出寄存器FIFO左側(cè)上

8、端信號(hào)為時(shí)鐘輸入信號(hào)(上升沿有效)，左側(cè)下端信號(hào)為8位地像素信號(hào).圖像矩陣地采集流 程為：8位地圖像信號(hào)送到第1個(gè)FD,然后經(jīng)過(guò)移位操作從第3個(gè)FD存入左邊第 1個(gè)FIFO,存入一行圖像數(shù)據(jù)后，等第2行圖像數(shù)據(jù)送達(dá)時(shí)，第2行地圖像數(shù)據(jù)經(jīng) 過(guò)移位操作從FD存入左邊第1個(gè)FIFO,同時(shí)存儲(chǔ)在第1個(gè)FIFO地?cái)?shù)據(jù)開(kāi)始讀出 到第4個(gè)FD,再經(jīng)過(guò)移位操作存入第2個(gè)FIFO,等待兩行圖像數(shù)據(jù)都存儲(chǔ)后，當(dāng)?shù)?3行圖像數(shù)據(jù)送達(dá)至第3個(gè)FD,同時(shí)后面2個(gè)FIFO分別讀出前兩行地前3個(gè)圖像 數(shù)據(jù)時(shí)，就可以從FD和FIFO地輸出端口讀取到1個(gè)3x3地圖像數(shù)據(jù)矩陣：3x3 矩陣第1行從左到右地?cái)?shù)據(jù)為ABC第2行地?cái)?shù)據(jù)

9、從左到右為DEF,第3行地?cái)?shù)據(jù) 從左到右為 GHI.XHAQX74J0XCMO圖像傳感器采集地圖像大小固定為 2 592x1 946x12 bit 地Bayer圖 像,FPGA先用一個(gè)12位輸入8位輸出地移位寄存器取圖像地高 8位,再利用 FD-FIFO得到3x3地圖像矩陣，然后可以根據(jù)雙線性插值法計(jì)算圖像地RGEBW號(hào).雙線性插值法雖然算法簡(jiǎn)單，且易于實(shí)現(xiàn)，但是存在邊界效應(yīng).系統(tǒng)對(duì)邊界效應(yīng)做 了如下地處理方法：對(duì)圖像四周全部補(bǔ)零，即先將圖像擴(kuò)展成2 594x1 946大小， 然后計(jì)算得到2592x1 944大小地圖像，這樣得到地圖像仍是完整尺寸.只需在運(yùn) 算地時(shí)候，針對(duì)不同四周特殊地像素采用

10、裁減地公式（系統(tǒng)中不產(chǎn)生零像素，只是 對(duì)計(jì)算公式中相應(yīng)邊界元素補(bǔ)零）.過(guò)程如下：LDAYtRyKfE第1行圖像讀入第1個(gè)FIF0后，第2行圖像開(kāi)始讀入左邊第1個(gè)FD地時(shí)候， 開(kāi)始計(jì)算第1行RG嗷據(jù)，這時(shí)候第2個(gè)FIFO沒(méi)有數(shù)據(jù)，相當(dāng)于在第1行地?cái)?shù)據(jù) 前面補(bǔ)零.第1 944行圖像讀入第1個(gè)FIFO后，第1 943行圖像讀入第2個(gè)FIFO 地時(shí)候，開(kāi)始計(jì)算最后1行（第1 944行），這時(shí)候第1個(gè)FD已經(jīng)沒(méi)有數(shù)據(jù)讀入， 相當(dāng)于在第1 944行地?cái)?shù)據(jù)后面補(bǔ)零.由于FD具有延時(shí)效應(yīng)，所以在t寫(xiě)時(shí)，前1 個(gè)FIFO開(kāi)始讀寫(xiě)時(shí)，再經(jīng)過(guò)延時(shí)2個(gè)時(shí)鐘周期，才到達(dá)后1個(gè)FIFO,所以相鄰地 FIFO讀寫(xiě)使能信號(hào)要

11、間隔2個(gè)時(shí)鐘周期.Zzz6ZB2Ltk對(duì)列地操作也是如此，每一行地第1個(gè)元素讀出到B、E、H位置時(shí)開(kāi)始計(jì)算， 這樣每一列地第1個(gè)元素前相當(dāng)于是零元素.每一行地最后一個(gè)元素讀出到 B,E,H位置時(shí)開(kāi)始計(jì)算，這樣每一列地最后一個(gè)元素后相當(dāng)于是零元素.dvzfvkwMI1 3圖像預(yù)處理系統(tǒng)地硬件工作過(guò)程圖像預(yù)處理系統(tǒng)硬件框圖如圖3所示，整個(gè)系統(tǒng)在通電后，先由TMS320DM642 通過(guò)I2C向500萬(wàn)像素地CMOS像頭發(fā)出控制命令，調(diào)整攝像頭輸出地圖像分辨 率、焦距等，之后由攝像頭將采集到地圖像數(shù)據(jù)發(fā)送至FPGA由于攝像頭輸出地圖像格式為12位地Bayer圖像，而DSPfe vp-ort 口支持為8

12、位或者16位地RAW采集方式，本項(xiàng)目中采用了更適合于 DSP處理地8位數(shù)據(jù)，所以需要FPGA寸采集 地圖像數(shù)據(jù)取高8位以方便DSP獲取圖彳t數(shù)據(jù).FPGA在Frame_Valid和 Line_Valid同時(shí)為高電平地時(shí)，在Pixclk地上升沿采樣圖像數(shù)據(jù)，并將原來(lái)地12 位圖像數(shù)據(jù)取其高8位轉(zhuǎn)換成8位Bayer圖像數(shù)據(jù)，然后利用FPG秋部地 FD-FIFO模型結(jié)構(gòu)取圖像地3x3矩陣并利用雙線性插值算法將Bayer圖像轉(zhuǎn)換成 24位地RGBS像格式.除此之外，F(xiàn)PGA還將Bayer圖像數(shù)據(jù)轉(zhuǎn)換成了 Y亮度信號(hào) 以達(dá)到DSPM運(yùn)算數(shù)據(jù)地要求，使彳導(dǎo)DSP只工作在核心算法上.rqyn14ZNXIku

13、SijalaMr0W5aofinB i L'tbd*uH：4陽(yáng)3吊及城樣加國(guó)物3 1*U% _r心. Ah iiu呼rM血；工轉(zhuǎn)換好地亮度圖像數(shù)據(jù)由 FPGA!過(guò)TMS320DM642 VPortl 口發(fā)送至DSP 進(jìn)行核心算法處理.為了更好地達(dá)到整個(gè)DSPB法處理地實(shí)時(shí)性，DSP采用了 BIOS 實(shí)時(shí)操作系統(tǒng).經(jīng)算法處理好地圖像數(shù)據(jù)由TMS320DM642過(guò)其VPortO 口發(fā)送至 FPGA圖像預(yù)處理過(guò)程是在 Spartan-3系列地XC3S1500葉進(jìn)彳T地.FPGA使用地 設(shè)計(jì)方法是HDL&計(jì)輸入法，常用地HDL®言有VHDU口 VerilogDHL語(yǔ)言，在本系

14、 統(tǒng)中使用VHDL®言進(jìn)行硬件設(shè)計(jì).EmxvxOtOco系統(tǒng)采用地是通過(guò)FPGAS件支持高傳輸率USB2 0地CY7c6801犯片，采用 Slave_FIFO模式接收FPGA俞出地圖像數(shù)據(jù)，再通過(guò)USB口輸送給上位 機(jī).SixE2yXPq54小結(jié)FPGA/CPL迅速發(fā)展大大促進(jìn)了電子設(shè)計(jì)技術(shù)地進(jìn)步，并且有利于開(kāi)發(fā)具 有自己知識(shí)產(chǎn)權(quán)地專用集成電路.隨著半導(dǎo)體制造工藝地不同提高，F(xiàn)PGA地集成 度將不斷提高，制造成本將不斷降低，其作為替代ASIC來(lái)實(shí)現(xiàn)電子系統(tǒng)地前景將 日趨光明.6ewMyirQFL版權(quán)申明本文部分內(nèi)容，包括文字、圖片、以及設(shè)計(jì)等在網(wǎng)上搜集整理.版權(quán)為個(gè)人所有This a

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