1、I 成成 績績 評(píng)評(píng) 定定 表表學(xué)生姓名 班級(jí)學(xué)號(hào) 專 業(yè) 課程設(shè)計(jì)題目Y=A+B(C+D)的電路和版圖設(shè)計(jì)評(píng)語組長簽字：成績A+B(C+D)日期 年 月 日II課程設(shè)計(jì)任務(wù)書課程設(shè)計(jì)任務(wù)書學(xué) 院信息科學(xué)與工程學(xué)院專 業(yè) 學(xué)生姓名 班級(jí)學(xué)號(hào) 課程設(shè)計(jì)題目 Y=A+B(C+D) 的電路和版圖設(shè)計(jì)實(shí)踐教學(xué)要求與任務(wù)實(shí)踐教學(xué)要求與任務(wù): :1、學(xué)習(xí)和掌握 tanner 軟件的設(shè)計(jì)流程2、熟悉 Y=A+B(C+D)工作原理，根據(jù)電路原理圖，繪制版圖，設(shè)計(jì)仿真網(wǎng)表文件，利用仿真工具完成電路分析流程。3、完成全部設(shè)計(jì)內(nèi)容，撰寫設(shè)計(jì)報(bào)告。工作計(jì)劃與進(jìn)度安排工作計(jì)劃與進(jìn)度安排: :第一周周一：教師布置課設(shè)任務(wù)

2、，學(xué)生收集資料，做方案設(shè)計(jì)。周二：熟悉軟件操作方法。周三四：畫電路圖周五：電路仿真。第二周周一二：畫版圖。周三：版圖仿真。周四：驗(yàn)證。周五：寫報(bào)告書，驗(yàn)收。指導(dǎo)教師： 年 月 日專業(yè)負(fù)責(zé)人：年 月 日學(xué)院教學(xué)副院長：年 月 日III目錄1緒 論.11.1 設(shè)計(jì)背景.11.2 設(shè)計(jì)目標(biāo).12 Y=A+B（C+D）的電路和版圖設(shè)計(jì).32.1 電路原理圖.32.2 Y=A+B(C+D) 的電路仿真觀察波形.42.3 Y=A+B(C+D) 的版圖繪制.52.4 Y=A+B(C+D) 的版圖仿真觀察波形.52.5 LVS 檢查匹配.6總 結(jié).8參考文獻(xiàn).9附錄一 電路原理圖網(wǎng)表.10附錄二 版圖圖網(wǎng)表.

3、1011 緒 論1.1 設(shè)計(jì)背景隨著集成電路技術(shù)的日益進(jìn)步，使得計(jì)算機(jī)輔助設(shè)計(jì)（CAD）技術(shù)已成為電路設(shè)計(jì)師不可缺少的有力工具1。國內(nèi)外電子線路 CAD 軟件的相繼推出與版本更新，使 CAD 技術(shù)的應(yīng)用滲透到電子線路與系統(tǒng)設(shè)計(jì)的各個(gè)領(lǐng)域，如芯片版圖的繪制、電路的繪圖、模擬電路仿真、邏輯電路仿真、優(yōu)化設(shè)計(jì)、印刷電路板的布線等。CAD 技術(shù)的發(fā)展使得電子線路設(shè)計(jì)的速度、質(zhì)量和精度得以保證2。在眾多的 CAD 工具軟件中，Spice 程序是精度最高、最受歡迎的軟件工具，tanner 是用來 IC 版圖繪制軟件，許多 EDA 系統(tǒng)軟件的電路模擬部分是應(yīng)用Spice 程序來完成的，而 tanner 軟件

4、是一款學(xué)習(xí)階段應(yīng)用的版圖繪制軟件，對(duì)于初學(xué)者是一個(gè)上手快，操作簡單的 EDA 軟件。Tanner 集成電路設(shè)計(jì)軟件是由 Tanner Research 公司開發(fā)的基于 Windows平臺(tái)的用于集成電路設(shè)計(jì)的工具軟件。該軟件功能十分強(qiáng)大，易學(xué)易用，包括S-Edit，T-Spice，W-Edit，L-Edit 與 LVS，從電路設(shè)計(jì)、分析模擬到電路布局一應(yīng)俱全。其中的 L-Edit 版圖編輯器在國內(nèi)應(yīng)用廣泛，具有很高知名度。L-Edit Pro 是 Tanner EDA 軟件公司所出品的一個(gè) IC 設(shè)計(jì)和驗(yàn)證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點(diǎn)，強(qiáng)大而且完善的功能包括從 IC 設(shè)計(jì)到輸出

5、，以及最后的加工服務(wù)，完全可以媲美百萬美元級(jí)的 IC 設(shè)計(jì)軟件。L-Edit Pro 包含 IC 設(shè)計(jì)編輯器(Layout Editor)、自動(dòng)布線系統(tǒng)(Standard Cell Place & Route)、線上設(shè)計(jì)規(guī)則檢查器（DRC） 、組件特性提取器（Device Extractor） 、設(shè)計(jì)布局與電路 netlist 的比較器(LVS)、CMOS Library、Marco Library，這些模塊組成了一個(gè)完整的 IC 設(shè)計(jì)與驗(yàn)證解決方案。L-Edit Pro 豐富完善的功能為每個(gè) IC 設(shè)計(jì)者和生產(chǎn)商提供了快速、易用、精確的設(shè)計(jì)系統(tǒng)。1.21.2 設(shè)計(jì)目標(biāo)設(shè)計(jì)目標(biāo) 1.用 tan

6、ner 軟件中的原理圖編輯器 S-Edit 編輯 Y=A+B(C+D)電路原理圖。2 2.用 tanner 軟件中的 W-Edit 對(duì) Y=A+B(C+D)的電路進(jìn)行仿真，并觀察波形。 3.用 tanner 軟件中的 L-Edit 繪制 Y=A+B(C+D)的版圖，并進(jìn)行 DRC 驗(yàn)證。 4.用 W-Edit 對(duì) Y=A+B(C+D)的版圖電路進(jìn)行仿真并觀察波形。 5.用 tanner 軟件中的 layout-Edit 對(duì) Y=A+B(C+D)進(jìn)行 LVS 檢驗(yàn)觀察原理圖版圖的匹配程度。32Y=A+B（C+D）的電路和版圖設(shè)計(jì)2.1 電路原理圖 Y=A+B(C+D) 的電路原理如圖 2.1 所

7、示。當(dāng)輸入的信號(hào) ABCD 滿足0000、0001，或 0010 等，即滿足上拉網(wǎng)絡(luò)導(dǎo)通的條件時(shí)，輸出 Y 為高電平。當(dāng)輸入信號(hào)為 1010 或 1000 等滿足下拉網(wǎng)絡(luò)導(dǎo)通的條件時(shí)，輸出 Y 為低電平。實(shí)現(xiàn) Y=A+B(C+D) 的邏輯運(yùn)算。通過真值表可以得出當(dāng)輸入信號(hào)為0000、0001、0010、0011、0100 時(shí)輸出 Y 為高電平，其余的輸入信號(hào)可以的到低電平。 圖 2.1 Y=A+B(C+D)的電路原理圖 42.2 Y=A+B(C+D)的電路仿真觀察波形 給 Y=A+B(C+D) 的輸入加激勵(lì)，高電平為 Vdd=5V，低電平為 Gnd，將輸入信號(hào)設(shè)置成不同的周期，ABCD 信號(hào)的

8、周期分別為 800ns、400ns、200ns 和100ns。此時(shí)能將輸入為 00001111 所產(chǎn)生的結(jié)果都輸出。并添加輸入輸出延遲時(shí)間，進(jìn)行仿真，并輸出波形；波形圖如圖 2.2 所示。當(dāng)輸入為0000、0001、0010、0011、0100 時(shí)輸出為高電平。其余的輸出都為低電平。由于競(jìng)爭(zhēng)冒險(xiǎn)，所以將上升延時(shí)下降延時(shí)時(shí)間降低。再將 B 信號(hào)的輸入提前 10ns輸入來去掉競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的毛刺。 圖 2.2 Y=A+B(C+D)電路輸入輸出波形圖52.3 Y=A+B(C+D)的版圖繪制 用 L-Edit 版圖繪制軟件對(duì) Y=A+B(C+D)電路進(jìn)行版圖繪制，同時(shí)進(jìn)行 DRC 驗(yàn)證，查看輸出結(jié)果，檢

9、查無錯(cuò)誤；版圖和輸出結(jié)果如圖 2.3 所示。在對(duì)節(jié)點(diǎn)進(jìn)行標(biāo)注時(shí)注意輸入法的設(shè)置要使用美式鍵盤，否則會(huì)在生成網(wǎng)表時(shí)產(chǎn)生錯(cuò)誤。 圖 2.3 Y=A+B(C+D)與或門電路版圖及 DRC 驗(yàn)證結(jié)果2.4 Y=A+B(C+D)的版圖仿真觀察波形與 Y=A+B(C+D)電路原理圖仿真相同，添加激勵(lì)、電源和地，同時(shí)觀察輸入輸出波形；波形如圖 2.4 所示。Y=A+B(C+D)電路的版圖仿真波形與原理圖的仿真輸出波形基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的設(shè)計(jì)正確無誤。6同樣為了去掉競(jìng)爭(zhēng)冒險(xiǎn)我將 B 輸入信號(hào)提前 10ns 輸入。圖 2.4 Y=A+B(C+B)版圖輸入輸出波形圖2.5 LVS 檢查匹配

10、 用 layout-Edit 對(duì) Y=A+B(C+D) 電路進(jìn)行 LVS 檢查驗(yàn)證，首先添加輸入輸出文件即電路原理圖和版圖的輸出網(wǎng)表分別為.sp 文件和.spc 文件，選擇要查看的輸出，在進(jìn)行匹配時(shí)要現(xiàn)將電路原理圖和版圖的輸入激勵(lì)進(jìn)行屏蔽否則會(huì)在匹配過程中產(chǎn)生警告。觀察輸出結(jié)果檢電路原理圖與版圖的匹配程度，輸出結(jié)果如圖 2.5 所示。7圖 2.5 Y=A+B(C+D)電路的 LVS 檢查匹配圖從以上可以看出完全匹配。這里為了匹配時(shí)無警告已經(jīng)將輸入激勵(lì)和電源屏蔽掉8總 結(jié)經(jīng)過多次的修改和調(diào)試，本次設(shè)計(jì)經(jīng)過驗(yàn)證，可以達(dá)到所需的功能，達(dá)到了設(shè)計(jì)的要求。 以下是本次試驗(yàn)的心得：在實(shí)驗(yàn)的開始階段，對(duì)所設(shè)

11、計(jì)的電路進(jìn)行了波形仿真，發(fā)現(xiàn)波形仿真的結(jié)果有競(jìng)爭(zhēng)冒險(xiǎn)的毛刺，為了去除競(jìng)爭(zhēng)冒險(xiǎn)我將上升下降延時(shí)變小、將時(shí)鐘周期變大，同時(shí)將B信號(hào)提前10ns輸入。在進(jìn)行版圖的網(wǎng)表生成時(shí)注意網(wǎng)表上標(biāo)注的節(jié)點(diǎn)要使用美式鍵盤輸入否則網(wǎng)表上會(huì)出現(xiàn)錯(cuò)誤的節(jié)點(diǎn)信息。在進(jìn)行原理圖和版圖對(duì)比匹配時(shí)要注意屏蔽掉輸入的電源和激勵(lì)。我覺得我們學(xué)習(xí)不能完全以來波形仿真，否則，出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出錯(cuò)。總之，模擬集成電路版圖設(shè)計(jì)作為前沿學(xué)科，對(duì)于我們專業(yè)的學(xué)生來說，學(xué)習(xí)對(duì)我們知識(shí)面以及運(yùn)用知識(shí)的能力的提高有很大的幫助。相信自己學(xué)習(xí)的腳步不會(huì)停止！感謝老師孜孜不倦的教誨。相信在學(xué)習(xí)過程中自己思維能力、學(xué)習(xí)能力、思

12、考方式的提高，定會(huì)在以后的學(xué)習(xí)過程中給我?guī)砗艽蟮膸椭?參考文獻(xiàn)1廖裕平，陸瑞強(qiáng).Tanner pro 集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)指導(dǎo).全華科技圖書股份有限公司印行,2006.2張志剛等著.模擬電路版圖的藝術(shù).科學(xué)出版社,2009.10附錄一 電路原理圖網(wǎng)表：* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 2, 2013 at 23:31:28* Waveform probing commands*.probe.include D:tannerTSpice70modelsml2_125.md.options probefi

13、lename=D:tannerLIEModule0.dat+ probesdbfile=D:tannerLIELIE.sdb+ probetopmodule=Module0*.param l=0.5u*Vdd Vdd Gnd 5*.tran/op 10n 800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 0.1n 0.1n 400n 800n)*vb B GND PULSE (0 5 210n 0.1n 0.1n 200n 400n)*vc C GND PULSE (0 5 90n 0.1

14、n 0.1n 100n 200n)*vd D GND PULSE (0 5 50n 0.1n 0.1n 50n 100n)* Main circuit: Module0M1 Y B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 Gnd D N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N3 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y A Gnd Gnd NMOS L=2u W=22u AD=66p

15、PD=24u AS=66p PS=24u M5 N1 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 N2 C N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 Y B N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y D N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module011附錄二 版圖網(wǎng)表：* Circu

16、it Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: D:tannerLIElie.tdb* Cell: Cell0Version 1.67* Extract Definition File: .LEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/05/2013 - 09:38.include D:tannerTSpice70modelsml2_125.md* Warning: Layers wit

17、h Unassigned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * * * NODE NAME ALIASES12* 1 = C (38,-35)* 2 = D (30.5,-35)* 3 = B (22,-34.5)* 4 = A (14,-34.5)* 5 = GND (8.5,-18.5)* 6 = Vdd (9.5,37.5)* 7 = Y (5

18、8.5,7.5)*.include D:tannerTSpice70modelsml2_125.md*.options probefilename=D:tannerLIEModule0.dat*+ probesdbfile=D:tannerLIELIE.sdb*+ probetopmodule=Module0*.param l=0.5u*Vdd Vdd Gnd 5*.tran/op 10n 800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 0.1n 0.1n 400n 800n)*vb B GND PULSE (0 5 210n 0.1n 0.1n 200n 400n)*vc C GND PULSE (0 5 90n 0.1n 0.1n 100n 200n)*vd D GND PULSE (0 5 50n 0.1n 0.1n 50n 100n)M1 9 C 10 Vdd PMOS L=2u W=6u * M1 DRAIN GATE SOURCE BULK (38 16 40 22) M2 10 D Y Vdd PMOS L=