1、目 錄摘 要：10 前言11 閂鎖效應(yīng)產(chǎn)生背景22 CMOS反相器32.1 反相器電路原理32.2反相器工藝結(jié)構(gòu)33 閂鎖效應(yīng)基本原理43.1 閂鎖效應(yīng)簡介43.2 閂鎖效應(yīng)機理研究43.3 閂鎖效應(yīng)觸發(fā)方式64 閂鎖措施研究64.1 版圖級抗栓所措施64.2 工藝級抗閂鎖措施74.3 電路應(yīng)用級抗閂鎖措施95 結(jié)論9參考文獻(xiàn):10CMOS集成電路閂鎖效應(yīng)形成機理和對抗措施摘 要： CMOS Scaling理論下器件特征尺寸越來越小，這使得CMOS電路結(jié)構(gòu)中的閂鎖效應(yīng)日益突出。閂鎖是CMOS電路結(jié)構(gòu)所固有的寄生效應(yīng)，這種寄生的雙極晶體管一旦被外界條件觸發(fā)，會在電源與地之間形成大電流通路，導(dǎo)致器

2、件失效。閂鎖效應(yīng)已成為CMOS集成電路在實際應(yīng)用中主要失效的原因之一。 本文以反相器電路為，介紹了CM0S集成電路的工藝結(jié)構(gòu)；采用雙端PNPN結(jié)構(gòu)模型較為詳細(xì)地分析了CM0S電路閂鎖效應(yīng)的形成機理；給出了產(chǎn)生閂鎖效應(yīng)的必要條件與閂鎖的觸發(fā)方式，介紹了在電路版圖級、工藝級和電路應(yīng)用時如何采用各種有效的技術(shù)手段來避免、降低或消除閂鎖的形成，這是CMOS集成電路得到廣泛應(yīng)用的根本保障。關(guān)鍵詞： CM0S集成電路；閂鎖效應(yīng)；功耗；雙端pnpn結(jié)；可控硅Study on the mechanism of Latch-up effect in CMOSIC and its countermeasuresW

3、angxinAbstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasinglyLatchup is a parasitic effect in CMOS circuitsOnce the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip i

4、nvalidation Latchup phenomenon become the main reason of CMOS IC applied Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latchup effect in CMOS IC The necessary conditions and the trigger mode of the latch-up are given Many means a

5、re introduced to how to avoid，decrease or eliminate the Latchup effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.Key words: CMOS IC；Latchup effect；power dissipation；pnpn diode；thyristor.0 前言 CMOS(Complementary MetalOxideSemiconductor

6、)集成電路是目前大規(guī)(LSI)和超大規(guī)模(VLSI)集成電路中廣泛應(yīng)用的一種電路結(jié)構(gòu)，1963年由萬雷(Wanlass)和薩支唐(Sah)提出，它是將NMOS(N溝道MOS)和PMOS(P溝道MOS)組臺所形成的邏輯器件.CMOS電路的主要優(yōu)點是它只有在邏輯狀態(tài)轉(zhuǎn)換時(例如從0到1)才會產(chǎn)生較大的瞬態(tài)電流，而在穩(wěn)定狀態(tài)時只有極小的電流流過，當(dāng)它應(yīng)用于數(shù)字邏輯電路時，功率損耗可以大幅減少，通常只有幾個納瓦.當(dāng)每個芯片上的器件數(shù)目增多時，功率消耗變成一個主要限制因素，低功率消耗就成為CMOS電路最吸引人的特色此外，CMOS結(jié)構(gòu)還有較佳的噪聲抑制能力、很高的輸人阻抗等特性相對于傳統(tǒng)的雙極型、NMOS

7、、PMOS結(jié)構(gòu)的集成電路而言，其優(yōu)越性是毫無疑問的，隨著集成電路復(fù)雜度的增加，制造工藝技術(shù)由NMOS工藝轉(zhuǎn)到了CMOS工藝對先進集成電路而言，CM0S技術(shù)是最主要的技術(shù)實際上，在ULSI(甚大規(guī)模集成電路)電路中，唯有CMOS能勝任。 盡管CMOs結(jié)構(gòu)的電路有眾多優(yōu)點，但它并非完美無缺比如，它的工藝要求比NMOS復(fù)雜(需要額外的阱形成技術(shù))、器件占用硅片面積比較大(相對于NMOs而言，難以小型化)更主要的是，CMOS結(jié)構(gòu)會形成電路的閂鎖(又稱閉鎖、自鎖、閘流效應(yīng))，這是CMOS電路與生俱來的寄生效應(yīng)，它會嚴(yán)重影響電路的功能，造成電路功能混亂甚至電路根本無法工作或燒毀這是早期CM0S技術(shù)不能被接

8、受的重要原因之一 目前，無論從電路結(jié)構(gòu)還是從制作工藝技術(shù)上都采取了一些技術(shù)來避免閂鎖的形成，從而使CMOS電路的各種優(yōu)點得以充分發(fā)揮。1閂鎖效應(yīng)產(chǎn)生背景 早在1962年CMOS結(jié)構(gòu)就被提出，但其應(yīng)用被局限于某些特殊的領(lǐng)域，在這些應(yīng)用中，性能和封裝密度并不是主要考慮的因素。隨著技術(shù)進步和工藝支持，CMOS電路已經(jīng)占據(jù)了集成電路市場上很大的份額。低功耗、無比邏輯設(shè)計以及大的噪聲容限都是CMOS電路的優(yōu)點。 但隨著器件尺寸的不斷縮小，在CMOS結(jié)構(gòu)中的一些寄生效應(yīng)影響也越來越明顯，閂鎖效應(yīng)就是一個最突出的例子，而且這種效應(yīng)對CMOS電路有致命的破壞，因此，在超大規(guī)模集成電路中對閂鎖效應(yīng)的研究是非常有

9、必要的，它不僅涉及到工藝的改進，促進新工藝的開發(fā)，而且與電路版圖的布局結(jié)構(gòu)相關(guān)聯(lián)，以提高芯片的可靠性。一般而言，CPU和存儲器這些對運算速度和版圖面積要求較高的芯片中對閂鎖可靠性研究比較多，可以通過工藝改進進行徹底消除，但這在一定程度上帶來了成本的增加，而由于這些芯片都是通用芯片，所以工藝改進的成本是可以接受的。對于一些特殊用途的專用芯片的閂鎖可靠性研究，顯然，改進工藝并不是一種有效的方法。 功率集成電路由于其高低壓器件的兼容以及某些特殊的應(yīng)用場合，芯片在實際工作中不可避免會觸發(fā)閂鎖，因此對于這種專用集成電路可靠性的研究是非常必要的，而成本是制約這類芯片的一個最主要的因素，由于在普通的工藝線上

10、也可以完成這類芯片的流水，所以對于功率集成電路中的可靠性研究都是基于版圖布局布線和保護結(jié)構(gòu)。2 CMOS反相器2.1反相器電路原理 CMOS反相器為CMOS邏輯電路的基本單元，其結(jié)構(gòu)如圖1所示在CMOS反相器中，增強型P溝MOS管與增強型N溝MOS管的柵極連接在一起，作為此反相器的輸入端；它們的漏極也連接在一起作為反相器的輸出端N管的源極與襯底接點均接地，而P管的源極與襯底則連接至電源供應(yīng)端()。當(dāng)輸人電壓為低電平時(即=0)，N管關(guān)閉，P管導(dǎo)通，輸出端通過P溝道充電至；當(dāng)輸入電壓逐漸升高，使柵極電壓等于Vdd時，N管導(dǎo)通，P管關(guān)閉，輸出端將通過P溝道放電至零電勢可見該結(jié)構(gòu)實現(xiàn)了反相器的功能.

11、圖1 CMOS反相器結(jié)構(gòu)圖CMOS反相器的重要特性是，當(dāng)輸出處于邏輯穩(wěn)態(tài)(即或)時，兩個MOS管中僅有一個導(dǎo)通，因此由電源供應(yīng)處流到地端的電流非常小，相當(dāng)于器件關(guān)閉時的漏電流。事實上，只有在兩個狀態(tài)切換的極短時間內(nèi)，才會有大電流流過(此時電路工作在放大區(qū))因此與其它種類如N溝道MOSFET、雙極型等邏輯電路相比，其穩(wěn)態(tài)時的功率損耗非常低。2.2反相器工藝結(jié)構(gòu)圖2為P阱CMOS反相器的工藝剖面圖。為了在CMOS應(yīng)用中能同時將P溝道與N溝道MOSFET制作在同一片芯片上，需要將兩管隔離采用一額外的摻雜及擴散步驟在襯底中形成阱并施以反偏電壓可起到隔離作用。阱中的摻雜種類與周圍襯底不同，典型種類有P阱

12、、N阱以及雙阱圖2為使用P阱技術(shù)制作的CMOS反相器的剖面圖在此圖中，P溝道與N溝道MOSFET分別制作于N型硅襯底以及P阱之中 圖2 P阱COMS反相器工藝剖面圖3 閂鎖效應(yīng)基本原理3.1閂鎖效應(yīng)簡介 閂鎖效應(yīng)就是指CMOS器件所固有的寄生雙極晶體管(又稱寄生可控硅，簡稱SCR)被觸發(fā)導(dǎo)通，在電源與地之間形成低阻抗大電流通路，導(dǎo)致器件無法正常工作，甚至燒毀器件的現(xiàn)象。這種寄生雙極晶體管存在CMOS器件內(nèi)的各個部分，包括輸入端、輸出端、內(nèi)部反相器等.3.2閂鎖效應(yīng)機理研究 CMOS電路的阱結(jié)構(gòu)最主要的問題在于閂鎖現(xiàn)象，它是由寄生的PNPN雙端器件在一定的條件下形成的。閂鎖往往發(fā)生在芯片中某一局

13、部區(qū)域，有兩種不同的情況：一種是發(fā)生在外圍與輸入輸出有關(guān)的地方；另一種是發(fā)生在芯片的任何地方(如由輻射引起的閂鎖)，實際應(yīng)用中較常遇到的是前一種情況。 如圖2所示，寄生的PNPN雙端器件是由一橫向的PNP及一縱向的NPN雙極型晶體管所組成。P溝道MOSFET的源極、N型襯底及P阱分別為橫向PNP雙極型晶體管的發(fā)射極、基極及集電極；N溝道MOSFET的源極、P阱及N型襯底分別為縱向NPN雙極型晶體管的發(fā)射極、基極及集電極，其寄生部分的等效電路如圖3所示。及分別為襯底及阱中的串聯(lián)電阻每一晶體管的基極由另一晶體管的集電極所驅(qū)動，并形成一正反饋回路，其結(jié)構(gòu)實際上就是一個雙端PNPN結(jié)結(jié)構(gòu)若再加上控制柵

14、極，就組成了門極觸發(fā)的閘流管(又稱可控硅器件)圖3中一并畫出了控制柵極。雙端PNPN結(jié)有如圖4所示的負(fù)阻特性，該現(xiàn)象就稱為閂鎖效應(yīng)即雙端PNPN結(jié)在正向偏置條件下，器件開始處于正向阻斷狀態(tài)，當(dāng)電壓達(dá)到轉(zhuǎn)折電壓時，器件會經(jīng)過負(fù)阻區(qū)由阻斷狀態(tài)進入導(dǎo)通狀態(tài)這種狀態(tài)的轉(zhuǎn)換，可以由電壓觸發(fā)(=0)，也可以由門極電流觸發(fā)(O)實際電路工作時，閂鎖主要歸因于后者由圖可見，門級觸發(fā)可以大大降低正向轉(zhuǎn)折電壓。電路進人正向?qū)ê螅灰娐分械碾娏鞔笥诰S持電流，器件將一直處于正向?qū)顟B(tài)一旦電流小于，器件將按原路恢復(fù)到正向截止?fàn)顟B(tài)圖3 圖2的P阱結(jié)構(gòu)的等效圖 圖4 PNPN雙端器件的正向電流電壓特性在通常情況下，和

15、之間產(chǎn)生一個阱襯底PN結(jié)隔離，只有很小的二極管電流從之間流過。但當(dāng)CMOS集成電路接通電源后，在一定的外界因素觸發(fā)下（如大的電源脈沖干擾或輸入脈沖干擾，特別是在輻射條件下），和之間產(chǎn)生一個橫向電流，從而使P溝道MOSFET源區(qū)周圍的N型襯底電位低于p+源區(qū)。當(dāng)這個電位差達(dá)到一定程度時（大于0.7V時，相當(dāng)于對PNP管注入基極電流），橫向PNP管將導(dǎo)通進入放大區(qū)。同樣，P阱內(nèi)的橫向電流IRw產(chǎn)生壓降使寄生的縱向NPN晶體管也導(dǎo)通進入放大區(qū)（相當(dāng)于對NPN基極注入電流），這樣就形成了一個正反饋的閉合回路，此時在外界的觸發(fā)消失，在和之間也有電流流過，這就是在外界觸發(fā)條件下閂鎖效應(yīng)形成的過程。由上述分

16、析可知，CMOS電路寄生的雙端PNPN器件，相當(dāng)于一個由噪聲引起的兼有電壓觸發(fā)和門級電流觸發(fā)的可控硅器件。串聯(lián)電阻Rs和Rw越大越容易引起閂鎖，下面給出門級電流觸發(fā)閂鎖的條件。假設(shè)PNP晶體管的共射級放大倍數(shù)為,NPN晶體管的共射級放大倍數(shù)為,根據(jù)射，集，基的電流關(guān)系有:若>1,則。 這樣，兩個寄生晶體管同時工作，形成正反饋回路，加深可控硅導(dǎo)通，一股大的電流將由電源流向接地端，導(dǎo)致一般正常電路工作中斷，甚至?xí)捎诟唠娏魃岬膯栴}而燒毀芯片。CMOS電路中的寄生雙極型晶體管部分出現(xiàn)閂鎖，必須滿足以下幾個條件：電路要能進行開關(guān)轉(zhuǎn)換，其相關(guān)的PNPN結(jié)構(gòu)的回路增益必須大于1。必須存在一種偏置條

17、件，使兩只雙極型晶體管導(dǎo)通的時間足夠長。以使通過阻塞結(jié)的電流能達(dá)到定義的開關(guān)轉(zhuǎn)換電流的水平。一般來說，雙極管的導(dǎo)通都是由流過一個或兩個發(fā)射極基極旁路電阻的外部激發(fā)電流所引起的。偏置電源和有關(guān)的電路，必須能夠提供至少等于PNPN結(jié)構(gòu)脫離阻塞態(tài)所需的開關(guān)轉(zhuǎn)換電流和必須能提供至少等于使其達(dá)到閂鎖態(tài)的保持電流。3.3閂鎖效應(yīng)觸發(fā)方式輸入或輸出節(jié)點的上沖或下沖的觸發(fā)，使第一個雙極型晶體管導(dǎo)通，然后再使第二個雙極型晶體管導(dǎo)通。當(dāng)流人寄生PNPN結(jié)構(gòu)的總電流達(dá)到開關(guān)轉(zhuǎn)換電流時，閂鎖就發(fā)生。當(dāng)流過阱一襯底結(jié)的雪崩電流、光電流及位移電流，同時通過兩個旁路電阻、時，旁路電阻較大的晶體管先導(dǎo)通。然而要使閂鎖發(fā)生，第

18、二個雙極型晶體管必須導(dǎo)通。同時通過PNPN結(jié)構(gòu)的總電流必須達(dá)到開關(guān)轉(zhuǎn)換電流。當(dāng)出現(xiàn)穿通、場穿通時，低阻通路一般發(fā)生在電源和地線之間，或者發(fā)生在電源和襯底發(fā)生器之間。在源一漏發(fā)生雪崩擊穿的情況下，低阻通路發(fā)生在電源和信號線之間，或者發(fā)生在信號線和襯底發(fā)生器之間。這些來源于穿通、場穿通或漏結(jié)雪崩的電流，一旦PNPN結(jié)構(gòu)的電流達(dá)到用取消被激發(fā)晶體管旁路電阻形成的三極管結(jié)構(gòu)計算的開關(guān)轉(zhuǎn)換電流時，至少會發(fā)生瞬時閂鎖，若總電流也能達(dá)到四極管結(jié)構(gòu)開關(guān)轉(zhuǎn)換電流，即閂鎖將維持下去。4閂鎖措施研究4.1版圖級抗栓所措施(1)加粗電源線和地線，合理布局電源接觸孔，減小橫向電流密度和串聯(lián)電阻采用接襯底的環(huán)形電源線，并

19、盡可能將襯底背面接,增加電源V和接觸孔，并加大接觸面積.對每一個接的孔都要在相鄰的阱中配以對應(yīng)的接觸孔，以便增加并行的電流通路.盡量使和的接觸孔的長邊相互平行接的孔盡可能安排得離阱遠(yuǎn)些接的孔盡可能安排在P阱的所有邊上. (2)晶體管的電流增益的表達(dá)式為 上兩式中，為基區(qū)寬度，L為擴散長度，D為擴散系數(shù)，為載流子壽命。增加基區(qū)寬度可以有效地降低電流增益。盡可能使P阱和PMOS管的區(qū)離得遠(yuǎn)一些如，輸出級的NMOS、PMOS放在壓焊塊兩側(cè)，可大大減小PNP的電流增益。 （3)采用保護環(huán)如圖5所示是采用保護環(huán)的反相器剖面圖保護環(huán)降低了及。增加了PNP管的基區(qū)寬度，從而使PNP的電流增益下降 圖5保護環(huán)

20、結(jié)構(gòu)應(yīng)用于CMOS結(jié)構(gòu) (4)采用偽收集極如圖6所示是采用偽收集極的反相器剖面圖，偽收集極收集由橫向PNP發(fā)射極注入的空穴，阻止縱向NPN的基極注入，切斷了再生反饋作用形成閂鎖的通路，相當(dāng)于有效地減小了NPN管的電流增益 以上措施的弊端是增加了有源區(qū)占用的面積，相對來講，電路的集成密度難以提高。 圖6 偽收集極結(jié)構(gòu)應(yīng)用于CMOS結(jié)構(gòu)中4.2工藝級抗閂鎖措施由式(31)、(3 2)可知，降低少數(shù)載流子的壽命可以減少寄生雙極型晶體管的電流增益，一般使用金摻雜或中子輻射技術(shù)，但此方法不易控制且也會導(dǎo)致漏電流的增加深阱結(jié)構(gòu)中，縱向寄生晶體管的基區(qū)寬度較大，可以降低它的電流增益。高能量離子注入以形成倒轉(zhuǎn)

21、阱，可以提升基極雜質(zhì)濃度，由式(31)可知能降低縱向雙極型晶體管的電流增益在倒轉(zhuǎn)阱結(jié)構(gòu)中，阱摻雜濃度的峰值位于遠(yuǎn)離表面的襯底中，它同時能降低阱中的串聯(lián)電阻Rw如圖7所示是倒轉(zhuǎn)阱中離子注入雜質(zhì)濃度的分布情況圖7 倒轉(zhuǎn)阱中注入雜質(zhì)的濃度分布另一種減少閂鎖效應(yīng)的方法，是將器件制作于重?fù)诫s襯底上的低摻雜外延層中，如圖8所示重?fù)诫s襯底提供一個收集電流的高傳導(dǎo)路徑降低了若在阱中加入重?fù)诫s的埋層(或倒轉(zhuǎn)阱)，又可降低R。圖8 避免閂鎖的重參雜襯底和外延層結(jié)構(gòu)實驗證明此方法制造的CMOS電路有很高的抗閂鎖能力，閂鎖亦可通過溝槽隔離結(jié)構(gòu)來加以避開。如圖9所示在此技術(shù)中，利用非等向反應(yīng)離子濺射刻蝕，刻蝕出一個比阱

22、還要深的隔離溝槽接著在溝槽的底部和側(cè)壁上生長一熱氧層然后淀積多晶硅或二氧化硅，以將槽填滿因為N溝道與P溝道MOSFET被溝槽所隔開，所以此種方法可以消除閂鎖以上措施都是對傳統(tǒng)CMOS工藝技術(shù)的改造，更先進的工藝技術(shù)如SOI(Silicon on Insulator)等能從根本上來消除閂鎖產(chǎn)生，但工藝技術(shù)相對來講要復(fù)雜一些.圖9 溝槽隔離應(yīng)用于雙阱CMOS結(jié)構(gòu)4.3 電路應(yīng)用級抗閂鎖措施要特別注意電源跳動，防止電感元件的反向感應(yīng)電動勢或電網(wǎng)噪聲竄人CMOS電路，引起CMOS電路瞬時擊穿而觸發(fā)閂鎖效應(yīng)因此在電源線較長的地方，要注意電源退耦，此外還要注意對電火花箝位 防止寄生晶體管的EB結(jié)正偏輸入信

23、號不得超過電源電壓，如果超過這個范圍，應(yīng)加限流電阻因為輸入信號一旦超過電源電壓。就可能使EB結(jié)正偏而使電路發(fā)生閂鎖輸出端不宜接大電容，一般應(yīng)小于001, F. 電流限制CMOS的功耗很低，所以在設(shè)計CMOS系統(tǒng)的電源時，系統(tǒng)實際需要多少電流就供給它多少電流，電源的輸出電流能力不要太大從寄生可控硅的擊穿特性中可以看出，如果電源電流小于可控硅的維持電流，那么即使寄生可控硅有觸發(fā)的機會，也不能維持閂鎖可通過加跟流電阻來達(dá)到抑制閂鎖的目的5 結(jié)論綜上所述，CMOS電路具有其它電路無法比擬的低功耗的優(yōu)點，是在ULSI領(lǐng)域最有前途的電路結(jié)構(gòu)但傳統(tǒng)CMOS電路的工藝技術(shù)會產(chǎn)生與生俱來的閂鎖效應(yīng)(當(dāng)然必須滿足閂鎖形成的三個條件)，從而限制了它的應(yīng)用