1、 可測性設計的經濟學 Intel最近報道：驗證測試和生產測試的結合是它們 的主要投資方向，而不是價值20億美元的生產線； 很多系統公司認為測試將是他們制造設備成本的50 60，如果考慮測試設備成本的話，把測試硬 件放在芯片上比用外部的ATE測試可能更便宜。 是否應當采用BIST？必須權衡成本和利益； DFT的益處和成本 測試級別 設計測試 制造 制造 測試 維護 測試 診斷與 修復 保修 芯片 +/+/+/- + + + 電路板 系統 + 成本增加 - 成本減少 +/- 成本增加和減少大致相當 雷鑑銘 RCVLSI&S 雷鑑銘 RCVLSI&S 良率 n 圓片良率：是指一個圓片

2、上的好芯片的平均數。 Good chips Faulty chips n Cost of a chip: Cost of fabricating and testing a wafer -Yield x Number of chip sites on the wafer Defects Wafer 未聚類缺陷 圓片良率 = 12/22 = 0.55 雷鑑銘 聚類缺陷 (VLSI 圓片良率 = 17/22 = 0.77 RCVLSI&S 雷鑑銘 RCVLSI&S 第一部分 VLSI測試概論 一、VLSI測試引言 二、VLSI測試過程和測試設備 三、測試經濟學和產品質量 四、故障模

3、型 四、故障模型 n n n n n n 缺陷、錯誤和故障 功能測試與結構測試 故障模型級別 故障模型術語 單固定故障 小結 雷鑑銘 RCVLSI&S 雷鑑銘 RCVLSI&S 缺陷 電子系統中的缺陷是指實現的硬件與期望的設計 之間的非故意差別。 VLSI芯片中的典型缺陷有： A、工藝缺陷缺少接觸窗口、寄生晶體管、氧化 層崩潰等。 B、材料缺陷大面積缺陷（裂紋、晶體不完整）、 表面雜質等。 C、壽命缺陷電介質崩潰、電遷移等。 D、封裝缺陷觸點退化、密封泄漏等。 雷鑑銘 錯誤和缺陷 由缺陷系統產生的錯誤輸出信號稱為錯誤。 錯誤是一些缺陷產生的結果。 缺陷在抽象的函數級的表示稱為故

4、障。 RCVLSI&S 雷鑑銘 RCVLSI&S 常見故障模型 單固定故障 晶體管故障 存儲器故障 可編程邏輯陣列（PLA）故障 功能故障 延遲故障 單固定故障 一個單固定故障有3個特征： A、只有一條線是有故障的； B、故障線永遠是0或1； C、故障可以是一個門的一個輸入或輸出； 一個異或門有12個故障點及24個單固定故障。 c 1 0 Faulty circuit value Good circuit value a b d e f s-a-0 j 0(1 1(0 1 g 1 h i k z 雷鑑銘 RCVLSI&S Test vector for h s-a-0

5、fault 雷鑑銘 RCVLSI&S 故障等價 一個布爾電路的兩個故障，如果它們變換電路使兩個故障電 路有相同的輸出函數，那么這兩個故障就稱為等價的。 等價故障也稱為不可分割的故障，它們有完全一樣的測試集。 K輸入AND門，在輸入和輸出線上有k+1個SA0故障。每個 SA0故障均將AND門的輸出函數變成一個常數0。因此所有 的SA0故障都是等價的。在k+1個SA1故障中 不存在這種等價關系。 sa0 sa1 sa0 sa1 sa0 sa1 等價規則 一個雙向的箭頭表示一個等價對 sa0 sa0 sa1 sa1 sa0 sa1 sa0 sa1 AND sa0 sa1 sa0 sa1 sa

6、0 sa1 OR sa0 sa1 WIRE sa0 sa1 sa0 sa1 sa0 sa1 NOT sa1 sa0 NAND sa0 sa1 sa0 sa1 sa0 sa1 NOR sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1 雷鑑銘 RCVLSI&S 雷鑑銘 FANOUT RCVLSI&S 故障壓縮 sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1 壓縮比 sa0 sa1 20 = - = 0.625 32 RCVLSI&S 晶體管故障 sa0 sa1 Faults in

7、red removed by equivalence collapsing sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1 sa0 sa1 固定開路和固定短路故障通常指晶體管故障； 固定開路故障的后果是在故障邏輯門的輸出產生 一個浮空狀態，可以通過檢測一個通過初始化產 生的相應輸出的固定故障來測試； 固定短路故障的后果是產生一個電源電壓到地的 通道。該故障的明確檢測通過靜態電流（IDDQ） 測試是可能的。 雷鑑銘 雷鑑銘 RCVLSI&S 開路故障實例 Vector 1: test for A s-a-0 (Initialization vector pMOS FETs 1 0 0 0 短路故障實例 Test vector for A s-a-0 pMOS FETs 1 0 0 1(Z Good circuit states Faulty circuit states RCVLSI&S VDD Vector 2 (test for A s-a-1 A B Stuckopen Two-vector s-op test can be constructed by ordering two s-at tests VDD Stuckshort A B IDDQ path in faulty circ