1、 PLD由邏輯單元、互連線單元、輸入/輸出單元組成，各單元的功能及相互連接關系都可經編程設置。借助EDA（Electronic Design Automation）工具軟件，PLD可為數字系統設計者提供靈活而強大的處理能力。 PLD從早期的小規模PLD（PROM、PLA、PAL、GAL）發展起，現已發展成復雜的PLD（CPLD/FPGA）,其邏輯單元可達數百個、等效邏輯門數十萬個、片內信號傳輸延時在ns數量級。PLD的目前發展方向之一是將CPU、存儲器、邏輯單元乃至模擬部件集成在一塊芯片以構成系統級PLD(SoPC)，使用戶通過編程可實現更綜合、更大規模的系統。第1頁/共109頁7 71 1

2、ROMROM(Read Only Memory:(Read Only Memory:只讀存儲器只讀存儲器) )7.1.1 ROM可作為一種PLD器件 ROM是計算機中的重要部件，通常用于存儲固定信息。ROM中的存儲信息在芯片掉電后一般能繼續保存。ROM存儲的信息在其工作時只能被讀出，不能被改寫。ROM由若干存儲單元（字）組成，每一單元存儲了m個二進制位（例如8位）。輸入給ROM的為n條地址線（例如10條），地址線經地址譯碼器給出2n條字線，每條字線(Wi)尋址一個存儲單元。被尋址的存儲單元通過m條位線（Dj）將存儲的0、1信息送出ROM。第2頁/共109頁第3頁/共109頁 圖表達了一個n=2

3、、m=4的CMOS-ROM的結構。圖中可見2n4個存儲單元中存儲的1、0信息和MOS管的有、無的對應關系。ROM中存儲的信息可由制造廠家一次性制作進去，也可由用戶寫入，后者稱為PROM （Programmable ROM） 圖 CMOS-ROM的結構示例 第4頁/共109頁 ROM中的地址譯碼器用2n條輸出字線表達n位地址線上變量的編碼，譯碼的規則是每條字線（Wi）對應n位地址變量的一個最小項（n位地址變量的與運算乘積項）。ROM的地址譯碼器是一個與運算陣列，它給出n位地址變量的全部最小項（Wi ，i=02n-1）。在任何時刻，各Wi中必有一個、只有一個有效。這個與運算陣列在ROM中是固定制備

4、的。010AAW011AAW012AAW013AAW第5頁/共109頁 由圖可見，各存儲單元中具有相同位權的存儲MOS管的漏極輸出連接在同一條輸出數據線（位線Dj）上。由于同一時刻只可能有一條字線（Wi）有效，因而同一位線上的各存儲位呈或運算關系。由于ROM存儲的0、1信息可根據需要制作進入或由用戶寫入，因而說ROM中的存儲矩陣是一個可編程的或運算陣列。D0 = W01 + W10 + W20 + W31D1 = W01 + W11 + W20 + W31D2 = W01 + W10 + W21 + W30D3 = W00 + W11 + W21 + W30（7.1.2）第6頁/共109頁 從

5、以上分析可見，ROM是一種與運算固定，或運算可編程的器件，可作為PLD用于實現n個輸入變量的多輸出（最多m個）組合函數。在實現組合函數時，將函數式整理為最小項表達式并由此決定ROM存儲單元的內容，將函數變量輸入到ROM的地址線，由ROM的每條數據線得到一個函數輸出。第7頁/共109頁例7.1.1用ROM實現四位自然二進制碼到循環碼的轉換電路。解：四位二進制碼A3A2A1A0與循環碼D3D2D1D0的轉換真值表如表7.1.1。 二進制碼循環碼A3 A2 A1 A0D1 D2 D1 D00 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 10 0 1 10 0 1 0

6、0 1 0 00 1 1 00 1 0 10 1 1 10 1 1 00 1 0 10 1 1 10 1 0 01 0 0 01 1 0 01 0 0 11 1 0 1 1 0 1 01 1 1 11 0 1 11 1 1 01 1 0 01 0 1 01 1 0 11 0 1 11 1 1 01 0 0 11 1 1 11 0 0 0第8頁/共109頁二進制碼A B C D循環碼W X Y Z0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1

7、 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 001326754C hD hF hE hA hB h98A3 A2 A1 A0ROM 的 地 址 線D3 D2 D1 D0ROM 的 數據 線ROM存儲單元的內容第9頁/共109頁 由表7.1.1可得由A3A0的最小項序號表達的D3D0的邏輯關系式(7.3)?？捎?位地址、4位數據的ROM實現此轉換的電路。將二進制碼A3A2A1A0連接ROM的地址線，

8、由ROM的輸出數據線得到循環碼D3D2D1D0 。由表7.1可得到ROM各存儲單元的存儲信息，再結合式(7.1.3)可得到類似圖7.1.1的CMOS-ROM的結構。D0 = m(1，2，5，6，9，10，13，14)D1 = m(2，3，4，5，10，11，12，13)D2 = m(4，5，6，7，8，9，10，11)D3 = m(8，9，10，11，12，13，14，15）第10頁/共109頁 表示方便，通常用陣列圖描述可編程邏輯器件（PLD）的結構和編程信息。圖7.1.2為陣列圖中邏輯門的畫法和連接關系。圖7.1.3為例7.1.1中實現四位二進制碼到循環碼轉換功能的ROM的陣列圖。圖7.1

9、.2 PLD陣列圖中的邏輯門及連接關系圖7.1.3 實現二進制碼到循環碼轉換的ROM的陣列圖第11頁/共109頁 7.1.2ROM的種類（1）熔絲型和反熔絲型PROM 熔絲型和反熔絲型PROM是一次編程性ROM，數據一經寫入便不能更改。圖7.1.4為雙極型晶體管熔絲PROM的結構示意。在PROM出廠時，多發射極晶體管的各發射極所連的熔絲呈連接狀態，相當于各存儲位存儲數據“1”。在寫入信息時，對需要寫“0”的位控制其晶體管發射極使其流過較大的電流，使與發射極連接的熔斷絲燒斷。第12頁/共109頁圖7.1.5為反熔絲的結構示意。反熔絲相當于生長在n擴散層和多晶硅（兩個導電材料層）之間的介質層，這一

10、介質層在器件出廠時呈現很高的電阻，使兩個導電層間絕緣。當編程需要連接兩個導電層時，在介質層施加高脈沖電壓（18V）使其被擊穿，使兩個導電層連通。連通電阻小于1K。反熔絲占用的硅片面積較小，適宜做高集成度可編程器件中的編程單元。圖7.1.5反熔絲的結構示意第13頁/共109頁 （2）EPROM(Erasable PROM 可改寫PROM) EPROM可經紫外線照射擦除所存儲的數據，擦除后可 再 次 寫 入 ， 因 而 又 稱 為 U V E P R O M（UltraViolet EPROM）。EPROM中的關鍵器件是浮柵MOS晶體管，圖7.1.6為疊柵式浮柵MOS管示意圖。浮柵MOS管中的柵極

11、G1埋在SiO2絕緣層中沒有引出線，稱之為浮柵。第二柵極G2有引出線。圖7.1.6EPROM中的浮柵MOS管第14頁/共109頁 編程寫入時，在D、S加施足夠大的脈沖正電壓，使PN結出現雪崩擊穿而產生許多高能量的電子。同時在G2加正電壓使溝道中的電子在電場的作用下可穿過氧化層注入到浮柵G1。由于G1埋在絕緣層中沒有放電通路，在脈沖正電壓結束后，積累在G1浮柵的負電荷可長期保留。G1上積累的負電荷使MOS管的開啟電壓（VTH）變得較高，使得在G2加高電平時，MOS管也不能導通，這相當于在管上存儲了數據“0”。而當G1上沒有電子積累時，管的開啟電壓較低，在G2施加高電平時，管可以導通，相當于存儲數

12、據“1”。 第15頁/共109頁 圖7.1.7為EPROM中的位存儲位單元。當讀取該存儲位時，字線x、y由地址譯碼器置高電平。當需要改寫EPROM中的存儲內容時，需要先擦除原存儲內容。用紫外線透過芯片表面的透明窗照射浮柵G1（照射需數分鐘），使浮柵上的負電荷獲得足夠的能量穿過絕緣層回到襯底，使EPROM中所有存儲位回到存“1”狀態。此后就可對EPROM再次寫入。圖7.1.7EPROM中的位存儲單元第16頁/共109頁（3）EEPROM（Electrical Erasable PROM 可電擦除PROM） EEPROM使用電信號完成擦改工作，無需紫外線照射。這給使用者帶來了方便，也給ISP（In

13、 System Programmability 在系統編程）建立了基礎。EEPROM的結構可類比EPROM。EEPROM的浮柵MOS晶體管如圖7.1.8所示。 圖7.1.8EEPROM中的浮柵MOS管第17頁/共109頁 管中的浮柵G1有一區域與襯底間的氧化層極?。?015nm ）,可產生隧道效應。當在G2柵極加脈沖正電壓時，隧道效應使電子由襯底注入浮柵G1。脈沖正電壓結束后，注入G1的負電荷由于沒有放電通路而保留在浮柵上，使MOS管的開啟電壓變高。 第18頁/共109頁 圖7.1.9為EEPROM中的一個位存儲單元。當浮柵管T2的G1有負電荷積累時，T2管不導通，位存儲單元相當于存儲了數據“

14、1”。EEPROM出廠時，各位存儲單元均為“1”存儲狀態，當需要在某位寫“0”時，使柵極G2接地，在漏極施加脈沖正電壓使G1上的負電荷由于隧道效應回到襯底。圖7.1.9EEPROM中的位存儲單元第19頁/共109頁（4）Flash Memory （閃速存儲器） 閃速存儲器的結構與EPROM、EEPROM相似，也為雙柵極MOS管結構。兩個柵極為控制柵和浮置柵。閃速存儲器的隧道氧化物層較EEPROM的更薄。 閃速存儲器的擦除方法與EEPROM類似，利用“隧道效應”（FN隧道效應）。而編程方法有FN隧道效應法和CHE法兩類，后者與EPROM類似，為一種“溝道熱電子注入技術”。 閃速存儲器的結構和制作

15、工藝可使它的集成度更高。在編程和擦除時，閃速存儲器可一次對多個存儲單元同時完成，因而閃速存儲器的存取速率比EPROM、EEPROM快。閃速存儲器的這些優點使它獲得了快速的發展。第20頁/共109頁（5）FRAM（鐵電存儲器） FRAM是近年新發展起來的存儲器件。它的核心技術是鐵電晶體材料。當鐵電晶體材料置于電場中，晶陣中的每個自由浮動的中心原子會沿著電場方向運動，從一種穩定狀態到達另一種穩定狀態。在電場作用下的這種穩定狀態只有兩個?？捎靡粋€來記憶邏輯，另一個記憶邏輯。中心原子的穩定狀態在電場撤消后可長期保留，常溫中可達一百年以上。鐵電晶體材料的這一特性特別適用于ROM。第21頁/共109頁 由

16、于鐵電晶體單元在存儲狀態改變時的物理過程中沒有任何原子碰撞，FRAM的寫入速率可比EPROM類（EPROM、EEPROM、Flash Memery）快得多，在s數量級。而后者通常在ms數量級。另一方面，FRAM寫入功耗也比EPROM類的低得多，典型值上是EEPROM的2,500分之一。FRAM的寫入次數壽命也比EPROM類的高得多，一般EEPROM類的寫入次數壽命在十萬到一百萬次之間，而FRAM已見有一億個億次的寫入壽命的報道。第22頁/共109頁 7 72 2 PLAPLA、PALPAL、GALGAL 7.2.1PLA （Programmable Logic Array） PROM產生輸入變

17、量的全部最小項。但多數組合邏輯函數并不需要使用到全部最小項，因而用PROM實現組合邏輯時的芯片面積使用效率不是很高，特別是在多輸入變量的情況。 PLA（可編程邏輯陣列）中的與陣列、或陣列均可被編程。第23頁/共109頁 圖7.2.1為22PLA的陣列圖。與陣列和或陣列中每條線的交點均可由編程決定連接或不連接。可見PLA的與陣列并不固定產生輸入變量的全部最小項，其芯片面積使用效率高于PROM。圖7.2.122 PLA第24頁/共109頁 由于PLA的與陣列、或陣列的連接需要編程，在用PLA實現組合邏輯函數時，需要將函數表達式化簡為最簡與或式，多輸出情況時，也要盡量利用公共的乘積項。這些優化設計使

18、得EDA綜合器中的軟件算法較為復雜。另外，由于在結構上需保證與陣列或陣列均可被編程，PLA器件的運行速度也受到了一定的限制。第25頁/共109頁7.2.2 PAL（Programmable Array Logic） 與PLA相比較，PAL（可編程陣列邏輯）有著以下主要特點：與 陣 列 可 編 程 ， 或 陣 列 固 定 。 圖 7 . 2 . 2 為22PAL中組合邏輯部分的陣列圖，其中的或陣列用輸入端數目固定的或門表示。器件中增加了觸發器，使PAL可實現時序邏輯。圖7.2.222 PAL第26頁/共109頁 7.2.3GAL（Generic Array Logic）80年代在PAL基礎上發展

19、的GAL（通用陣列邏輯）有著以下主要特點：首次在PLD上采用了EEPROM工藝，使得PLD具有了電可擦除并可重復編程的性能。沿用了PAL的“與陣列可編程，或陣列固定”的結構 特 征 ， 在 I / O 部 分 增 加 了 輸 出 邏 輯 宏 單 元（OLMC），改進了器件的功能，增加了編程設置的靈活性。第27頁/共109頁 GAL16V8器件的結構圖。第28頁/共109頁 （1）邏輯陣列 圖7.2.3中畫出了與陣列，或陣列（或門）。與陣列中的每個與門可實現一個乘積項，送入每個OLMC中或門的各有8個乘積項。每個乘積項中的變量可選自32個信號（88個輸入原變量、反變量、88個反饋原變量、反變量）

20、。 由7.2.3可見每個OLMC向與陣列反饋回一個信號，這個反饋信號可來自三個信號：OLMC的輸出信號、相鄰OLMC的輸出信號、I/O引腳來的外輸入信號。反饋信號可以增加一個OLMC實現組合函數中的乘積項的個數，也可以增加一個乘積項中變量的個數。在OLMC構成時序邏輯電路時反饋也是必要的。 引腳I/CLK、I/OE經編程可以作為一般輸入端引腳，也可為各OLMC提供全局時鐘(CLK)和輸出使能(OE)信號。第29頁/共109頁（2）OLMC （Output Logic Macro Cell） 圖7.2.4為GAL16V8中的輸出邏輯宏單元（OLMC）的邏輯圖。其中，8輸入或門完成或運算，異或門起

21、著可編程控非門的作用。D觸發器使GAL有了時序邏輯功能，其時鐘用全局時鐘（CLK）。圖7.2.4GAL16V8的OLMC的邏輯圖第30頁/共109頁第31頁/共109頁 對OLMC的編程配置主要是通過四個選擇器進行的。其中，選擇器TSMUX為輸出緩沖門選取控制信號；PTMUX決定由與陣列來的第8個乘積項是否可作為輸出緩沖器的控制信號；OMUX決定是否使用D觸發器，當選擇組合邏輯電路的結果直送輸出時不使用D觸發器，但D觸發器也不能另作它用。這一缺點在后發展的EPLD、CPLD、FPGA中有了改進。選擇器FMUX選取反饋信號，反饋信號可來自本OLMC（序號為n），也可來自相鄰OLMC（序號為m，由

22、圖7.2.4，m=n+1或n-1）的輸出，也可來自I/O引腳的輸入信號或選擇無反饋。AC0、AC1(n)、AC1(m)決定著各選擇器的選通連向。 AC0、AC1(n)、AC1(m)為GAL控制字中的信息位（還有其它信息位）。使用者通過編譯工具（如ABEL3.0）將編程信息寫入GAL的控制字。第32頁/共109頁 OLMC有5種工作模式。圖7.2.5(a)、(b)分別為其中的時序輸出模式和組合I/O模式。圖7.2.5第33頁/共109頁73 EPLD （Erasable PLD：可擦除的可編程邏輯器件）7.3.1 MAX7000系列的系統結構 M A X 7 0 0 0 系 列 P L D 采

23、用 0 . 8 m C M O S EEPROM技術制造，有6005000個可用門。引腳到引腳的信號延時為6ns ，計數器最高工作速度為151.5MHz。圖7.3.1為MAX7000E/S器件的結構框圖。第34頁/共109頁圖7.3.1 MAX7000的結構框圖第35頁/共109頁 MAX7000系列器件由以下幾個基本部分組成：邏輯陣列塊（LAB）、宏單元（MC）、輸入/輸出控制塊（I/O控制塊）、可編程連線陣列（PIA）、擴展乘積項、專用輸入線（4個）。 4 個 專 用 輸 入 端 可 作 為 全 局 時 鐘 （ C L K ） 、 清 除（CLR）、輸出使能（OE）信號，它們是為MC和I/

24、O控制塊提供的高速控制信號。 各 L A B 之 間 通 過 P I A （ P r o g r a m m a b l e Interconnection Array）互連。信號經PIA傳輸后增加一個傳輸延時tPIA 。對一確定型號的EPLD，tPIA是一個固定值，不因信號在PIA中的路徑不同而改變。這是EPLD/CPLD類PLD器件的優點。第36頁/共109頁 7.3.2MAX7000系列的LAB和MC MAX7000系列中的各個型號可分別提供216個邏輯 陣 列 塊 （ L A B ） ， 每 個 L A B 中 有 1 6 個 宏 單 元（MC），分為兩組，每組8個。MC主要由邏輯陣列

25、、乘積項選擇矩陣和可編程觸發器組成。圖7.3.2為MC的結構圖。第37頁/共109頁圖7.3.2 MAX7000系列中宏單元（MC）的結構框圖第38頁/共109頁1.邏輯陣列和乘積項選擇矩陣邏輯陣列實現“與運算”，圖7.3.2中每個與門實現一個乘積項，每個乘積項的變量可選自從PIA來的36個信號以及從本LAB來的16個共享擴展項信號。由邏輯陣列本身可實現5個乘積項，但使用擴展乘積項后可使一個MC實現多至20個的乘積項。乘積項選擇矩陣選取乘積項送入或門及異或門以構成組合邏輯函數。后接的可編程觸發器的置位（PRN）、清除（CLRN）、時鐘(CLK)、時鐘使能（ENA）信號也可由乘積項選擇矩陣從乘積

26、項中選取。第39頁/共109頁2、可編程觸發器可編程觸發器可被設置實現D、JK、T、RS觸發器的功能。觸發器的時鐘工作方式可有三種：選自全局時鐘（GCLK1、GCLK2）。這種方式的工作速度最快。帶有時鐘使能控制的全局時鐘。時鐘使能信號來自乘積項。時鐘來自某一乘積項。第40頁/共109頁 觸發器的置位（PRN）、清除（CLRN）均為異步方式。它們可選自乘積項，清除信號也可選自全局清除信號。 觸發器的輸入信號可來自組合邏輯部分（由乘積項選擇矩陣決定），也可直接來自I/O引腳。來自I/O引腳時，可使器件的輸入建立時間很短（3ns）。此時的可編程觸發器可作為寄存器快速捕獲輸入信號。 觸發器也可根據需

27、要被旁路掉，由組合邏輯部分直送MC的輸出。第41頁/共109頁3、擴展乘積項使用擴展乘積項可增加MC的邏輯功能。有兩種擴展乘積項：（1）共享擴展項由每個MC提供一個未使用的乘積項反饋回本LAB的邏輯陣列（見圖7.3.2）。這個乘積項稱為共享擴展項。這樣，一個LAB的邏輯陣列中可有16個共享擴展項，它們可被本LAB中的任何MC使用。使用共享擴展項后，信號的傳輸延時會增加一個tsexp量。共享擴展項可增加乘積項中變量的個數。第42頁/共109頁（2）并聯擴展項 一個MC未使用的乘積項可通過并聯擴展項的方式提供給相鄰的MC使用。圖7.3.3給出一個并聯擴展項的使用例圖7.3.3 并聯擴展項使用例第4

28、3頁/共109頁 一個LAB中的MC分為兩組，每組8個。在每組MC中，排序號高的可向序號低的借用并聯擴展項。一個MC可最多實現20個乘積項，其中的5個來自本MC的邏輯陣列，另15個來自相鄰的MC。每使用一個并聯擴展項，信號的傳輸延時會增加一個tpexp量。第44頁/共109頁7.3.3 MAX7000系列的I/O控制塊 I/O控制塊主要由多路選擇器和輸出緩沖門組成。圖7.3.4為MAX7000E/S器件的I/O控制塊的邏輯框圖。I/O控制塊可使對應的I/O引腳工作于輸入、輸出、雙向三種方式之一。圖7.3.4 MAX7000E/S的I/O控制塊第45頁/共109頁 多路選擇器為輸出緩沖門選取控制

29、信號，使緩沖門呈導通或高阻狀態。經PIA來的控制信號來自全局輸出使能信號、I/O引腳信號和宏單元輸出信號。 輸 出 緩 沖 門 可 被 設 置 為 漏 極 開 路 輸 出 形 式 （ 僅MAX7000S），增加了輸出引腳的驅動功能。 輸出緩沖門的輸出電路擺動速率也可被編程設置為高速或低速，高速輸出時，輸出電壓信號的擺動速率大，但輸出信號的邊沿毛刺噪聲也較大，器件的功耗也較大。低速輸出時，輸出噪聲低、功耗小，但輸出信號會增加一個附加延時量。第46頁/共109頁 74CPLD/FPGA FLEX10K系列是一種高密度、高性能的可編程器件。它可提供10000250000個等效門。內帶的嵌入式陣列增強

30、了其運算處理能力。內帶的JTAG邊界掃描測試電路方便了對其工作狀態的檢測。FLEX10K的內部連接具有高速、延時固定并可預測的特點。FLEX10K采用CMOS-SRAM（CMOS靜態隨機存儲器）的制作工藝，與EEPROM制作工藝的器件不同，用CMOS-SRAM工藝的PLD的編程配置信息在芯片斷 電 后 不 能 自 己 保 存 數 據 ， 需 另 加 RO M 類 （ 如EPROM、EEPROM、FLASHROM等）器件保存編程配置信息并完成上電自動加載。雖然這增加了應用系統的復雜度，但可實現芯片的在線動態配置，這增強了器件的處理能力和應用靈活性。第47頁/共109頁7.4.1 FLEX10K的

31、系統結構 FLEX10K主要由嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速連線帶（FastTrack）、輸入/輸出單元（IOE）四個部分組成。圖7.4.1給出了它們的結構關系。圖7.4.1 FLEX10K的結構框圖第48頁/共109頁 FLEX10K是在業界最先將嵌入式陣列結合進PLD的。借助嵌入式陣列，PLD可更有效地實現復雜邏輯處理，如乘法器、微處理器、DSP等。嵌入式陣列由多個EAB組成，每個EAB基本為一個帶有寄存器的RAM（2048位）。 LAB呈行列排序，每行嵌入一個EAB。每個LAB內包含有局部連線和8個邏輯單元（LE），每個LAB自身可構成一個低密度PLD，相當于96個可

32、用邏輯門。多個LAB互連結合可構成更大的邏輯塊，因而也將LAB稱為構成CPLD的“粗顆粒（coarse grain）”。第49頁/共109頁 行、列快速連線帶貫穿于整個器件的長、寬，分布于LAB的行列之間，連線帶內有多條等長度的連續金屬連接線，毎條稱為一個互連通道，統稱為互連資源。LAB、EAB、IOE之間的互連主要是通過快速連線帶連接的。 IOE起著引腳接口的作用，其內部主要有一個雙向緩沖器和一個寄存器。每個IOE可經編程選擇與多個互連通道連接。FLEX10K還有6個專用輸入引腳，其連接線遍布整個器件，傳送信號的延時偏移較小。它們可用作全局時鐘、清除、置位。第50頁/共109頁第51頁/共1

33、09頁7.4.2 FLEX10K的嵌入式陣列塊（EAB） EAB為一個有2048bit的RAM塊，其輸入、輸出帶有寄存器，如圖7.4.2所示。圖7.4.2FLEX10K的嵌入式陣列塊（EAB）第52頁/共109頁 利用EAB可直接構成規模不很大的存儲器，如ROM、RAM、FIFO（先入顯出存儲器）。實現存儲器時，可將一個EAB 配置為2568（256單元，每個單元8位）或5124、10242、20481。較大規模的存儲器可由多個EAB連接實現，如兩個5124的EAB連接可得5128的存儲器。EDA工具軟件會根據用戶的設計自動配置各EAB。 EAB中的RAM的入出端均帶有寄存器，輸入/輸出寄存器

34、可用不同的時鐘，這給EAB實現FIFO、雙端RAM帶來方便。第53頁/共109頁 EAB也可用于實現乘法器、數字濾波器、微處理器等。例如將EAB配置為2568只讀存儲器存入兩個4位數相乘的積，將兩個4位數據作為地址，這樣用一個EAB就可實現44乘法器。這種查找表（LUT）法實現的乘法器的工作速度快于由門電路構成的乘法器。 EAB中的內容可在FLEX10K其他部分工作時動態改變，這給PLD器件的應用帶來了方便。第54頁/共109頁 7.4.3FLEX10K的邏輯陣列塊（LAB） 一個LAB中包括8個邏輯單元（LE）、進位鏈與級聯鏈、控制信號以及LAB局部互連帶，結構關系如圖7.4.3所示。圖7.

35、4.3FLEX10K的邏輯陣列塊（LAB）第55頁/共109頁 每個LAB中為8個LE提供4個控制信號，其中的兩個可作為時鐘，另兩個作為置位/清除信號。這4個控制信號可選擇來自器件的專用與全局輸入信號或來自LAB的局部互連，專用與全局輸入信號通過器件時的時延附加偏移很小，適于作為同步控制信號。 進位鏈與級聯鏈是各LE間的快速連接線，信號通過它們傳輸時的附加時延小于經行、列連線帶的時延。進位鏈與級聯鏈也在同一行的LAB間連接，由圖7.4.1并結合圖7.4.3可見，某一LAB中第8個LE輸出的進位鏈、級聯鏈送到同一LAB行間隔列LAB的第1個LE的進位鏈、級聯鏈的輸入。但進位鏈、級聯鏈不能穿過LA

36、B行中間的EAB。 各LE的輸出可編程選擇送入行、列快速連線帶，也可反饋回本LAB的局部互連帶。第56頁/共109頁 7.4.4FLEX10K的邏輯單元（LE） LE是FLEX10K結構中的基本處理單元。圖7.4.4為LE的結構。每個LE包含一個四輸入LUT（查找表：Look Up Table），一個帶有使能和異步清除、置位的可編程觸發器，一個進位鏈和一個級聯鏈。LE的輸出可選送到行、列快速連線帶，也可反饋回本LAB的局部互連線帶。LE有4種工作模式。圖7.4.4FLEX10K的邏輯單元（LE）第57頁/共109頁1.查找表(LUT) LUT為一種存儲結構，可作為編程實現組合邏輯函數的一種方法

37、。與基于乘積項的組 合 邏 輯 函 數 實 現 方 法（GAL、MAX7000中）不同，LUT只需改變存儲器的內容即可實現給定變量的任何組合函數，因而也稱LUT為函數發生器。 圖7.4.5為用SRAM和選擇器構成的四變量LUT的框圖。 圖7.4.5 4變量查找表（LUT）的結構第58頁/共109頁 例如，實現函數 , 基于乘積項方法需4個與門，一個或門。LUT法根據函數F的真值表（表7.4.2）將F的取值存入SRAM。而將輸入變量作為四組二選一選擇器的控制信號，低位控制前組、高位控制后組。圖7.4.5的可實現4變量的任一組合邏輯函數，其復雜度和傳輸延時不隨乘積項的多少而改變。 SRAM查找表被

38、認為是FPGA類PLD的特點之一，因而也將FLEX10K歸入FPGA類。由于SRAM的內容在芯片掉電后不能保存，因而FPGA類芯片在應用時需加設非易失性存儲器保存配置信息。DCBAF第59頁/共109頁第60頁/共109頁 2 可編程觸發器 可編程觸發器可被設置成D、T、JK或SR觸發器。觸發器的時鐘（CLK）、清除（CLR、異步）、置位（PRN、異步）及使能（ENA）可選自專用輸入引腳或通用I/O引腳，也可由內部邏輯電路產生。由圖7.4.4，可編程觸發器和LUT的輸出可以各自獨立工作、分別輸出。這提高了LE的利用率。第61頁/共109頁 3、進位鏈進位鏈提供了LE之間的快速（0.2ns）進位

39、功能。低位LE的進位信號可經進位鏈送到高位LE。這一特點有助FLEX10K實現任意位的高速加法器、計數器和比較器。圖7.4.6為借助進位鏈由n+1個LE實現的n位全加器。LUT的一部分組成三變量查找表產生兩位輸入信號及低進位的“和”Si ，而另一部分也構成一個三變量查找表產生高進位通過進位鏈送到高位LE。第62頁/共109頁圖7.4.6借助進位鏈實現的n位全加器第63頁/共109頁 4、級聯鏈利用級聯鏈，LE可實現多變量（多于4個）的組合邏輯函數。圖7.4.7表示了用n個LE借助“或”級聯鏈實現4n個變量組合邏輯函數F的結構圖。可見各查找表呈并聯工作，但級聯鏈中每加入一級LE，輸出信號的傳輸時

40、延會附加一個量（約0.7ns） 。圖7.4.7中的或門也可被設置成與門形成“與”級聯鏈。圖7.4.7“或”級聯鏈第64頁/共109頁 進位鏈和級聯鏈為LAB中的各LE之間提供了快速通道，信號經由它們連接的傳輸時延小于經由行、列連線帶的。各LAB之間的進位鏈和級聯鏈的連接關系可由圖7.4.1見。進位鏈和級聯鏈連接同一LAB行中的間隔LAB之間，但它們不穿過LAB行中間位置處的EAB。 EDA編譯器軟件會根據要求自動建立進位鏈和級聯鏈，用戶也可用手動方式建立。但過多使用進位鏈和級聯鏈會限制其它邏輯布線的靈活性。第65頁/共109頁 5、LE的工作模式根據對LE中的LUT和可編程觸發器的設置的不同，

41、可把LE的工作模式分為四種。在這幾種模式中，來自LAB局部互連的信號DATA1DATA4作為輸入信號并有著不同的作用，輸入信號還有進位鏈、級聯鏈信號及來自LE輸出的反饋信號。可編程觸發器的時鐘選擇和異步進位、復位仍可均如圖7.4.4所示。第66頁/共109頁（1）正常模式 如圖7.4.8所示。LUT被設置為4輸入查找表，4個輸入來自DATA1DATA4及進位鏈輸入?？删幊逃|發器的輸入數據可以是查找表的輸出，也可選擇直接來自局部互連。觸發器和查找表可各自獨立工作、分別輸出。這種工作模式可接收輸入進位鏈、級聯鏈，產生輸出級聯鏈，但沒有輸出進位鏈。圖7.4.8LE的正常工作模式第67頁/共109頁（

42、2）運算模式3變量 如圖7.4.9所示。LUT被設置為兩個三輸入查找表。第一個查找表的輸出可作用觸發器。第二個查找表的輸出連接到進位鏈送下級LE。這種工作模式可用于高速加法器、累加器和比較器。圖7.4.9LE的運算工作模式第68頁/共109頁（3）加/減計數模式 如圖7.4.10所示。設置LUT為兩個三輸入查找表，但輸入的信號與運算模式不同。本LE的輸出Q被反饋回送到查找表的輸入，DATA2可作為加/減控制信號與Q及進位鏈來信號運算后再經進位鏈送到下級LE。本工作模式中，可編程觸發器可以被同步加載數據，這是由DATA3、DATA4控制完成的。圖7.4.10LE的加/減計數工作模式第69頁/共1

43、09頁（4）可清除的計數模式 如圖7.4.11所示。類似加/減計數模式，但DATA2經與門作用觸發器入端，因而DATA2可作為同步清除信號。這種模式沒有級聯鏈的輸入，但有級聯鏈輸出。圖7.4.11LE的可清除的計數工作模式第70頁/共109頁7.4.5 FLEX10K的快速連線帶（FastTrack） 行、列快速連線帶由遍布于器件長、寬的一系列連續連接線（互連通道）組成，由圖7.4.1和圖7.4.12可見快速連線帶和LAB、EAB在器件中的分布關系。由圖7.4.2、7.4.3可見快速連線帶與EAB、LAB的互連。 圖7.4.12CPLD/EPLD器件中的快速連線帶第71頁/共109頁 為提高連

44、接布線的效率，行連線帶的互連通道分為全長和半長通道，半長通道僅能連接LAB行的一半，距離較近的LAB可通過半長通道互連。 連線帶內采用連續連接線的布線方式稱為連續式互連結構，這是EPLD/CPLD類器件的布線的特點。在這種連線結構中，不同位置處的邏輯陣列塊的連接關系是固定的，這使得信號通過器件的延時可以預測，給器件的調測和使用帶來了方便。FPGA類器件采用分段式互連結構，布線效率較高，但有著難以預測信號傳輸延時的缺點。第72頁/共109頁 7.4.6FLEX10K的輸入/輸出單元（IOE） IOE主要包含一個輸出緩沖器和一個寄存器，如圖7.4.13 。IOE使I/O引腳可輸入、輸出、雙向傳送信

45、號。當輸入信號能保證的建立時間較短時，可用IOE寄存器快速捕獲輸入數據。輸出信號時，IOE寄存器也可提供快速“時鐘輸出”性能。輸出三態緩沖器可提供漏極開路輸出的選擇。輸出電壓的擺動速率也可由編程設置，這使得用戶可調控輸出信號的速度和噪聲。第73頁/共109頁圖7.4.13FLEX10K的IOE第74頁/共109頁 每個IOE的時鐘可選自兩個專用時鐘線。IOE的清除、時鐘使能、輸出使能及時鐘選自周邊控制總線。共有12條周邊控制總線，其上復用分配的信號有8個輸出使能、6個時鐘使能、2個時鐘、2個清除和4個全局信號。每個周邊控制總線的信號可由專用輸入引腳驅動，也可由某一LAB特定行中的每個LAB的第

46、一個LE驅動。 IOE作為輸入單元時可驅動兩個行通道或兩個列通道。作為輸出單元時，IOE可通過多路選擇器從m個行通道或k個列通道中選擇信號，m和k的數值隨器件型號而定，例如EPF10K10的m=18，k=16。第75頁/共109頁 75FPGA FPGA是一類PLD的總稱。與CPLD類PLD類比，FPGA由可編程邏輯模塊（CLB）、可編程輸入/輸出模塊（IOB）、可編程互連資源三個主要部分組成。圖7.5.1給出了FPGA的模塊結構。圖7.5.1FPGA的模塊結構第76頁/共109頁 與CPLD類PLD相比較，FPGA有著以下幾個主要特點：1.編程配置技術基于SRAM，便于實現在系統動態重構（I

47、CR：In Circuit Reconfigurability）。但芯片掉電后，配置信息丟失，需另設非易失性存儲器件保存配置信息并完成上電自動加載。2.基本邏輯模塊的集成規模度與CPLD類的LAB比較相對較小，故稱FPGA為“細顆粒結構”的PLD。3.內部布線采用分段式互連結構，布線效率較高。但信號在內互連的傳輸延時常難以預測。第77頁/共109頁7.5.1 XC4000系列的可編程邏輯模塊（CLB） CLB主要由函數發生器和可編程觸發器兩部分組成。圖7.5.2為CLB的框圖。圖7.5.2XC4000系列CLB的結構框圖第78頁/共109頁（1）函數發生器 一個CLB中包含有兩個4輸入變量的函

48、數發生器（F、G）和一個3輸入的函數發生器（H），它們都是基于SRAM的查找表（LUT）結構。使用函數發生器，CLB可實現的組合邏輯函數有以下幾種情況：兩個4（或4）變量的任意組合邏輯函數兩個4（或4）變量、一個3（或3）變量的任意組合邏輯函數一個5變量的任意組合邏輯函數多（9）變量的某些組合邏輯函數第79頁/共109頁 每個CLB的F、G函數發生器設置有產生進位或借位的專用算術邏輯，產生的進位或借位信號可通過進位鏈（圖7.5.2中未畫出）快速傳送到相鄰的CLB。這增大了CLB實現快速加法器、累加器、比較器和計數器的能力。 函數發生器也可被設置實現RAM。一個CLB可實現以下幾種RAM：兩個1

49、61單口RAM，同步或異步觸發形式。一個321單口RAM，同步或異步觸發形式。一個161雙口RAM，同步觸發形式。第80頁/共109頁 單口RAM的讀、寫地址口同一，讀、寫操作不可同時進行。雙口RAM有各自獨立的讀寫地址口，因而可以對不同地址或相同地址的存儲單元同時執行讀、寫的操作。同步RAM的寫操作時，數據是由CLB的時鐘指定邊沿寫入的，WE信號起到時鐘使能的作用。而異步RAM的寫操作是由WE的有效電平使能的，寫、讀操作與時鐘無關。第81頁/共109頁 圖7.5.3為CLB實現161雙口同步RAM的邏輯框圖。這個雙口RAM使用CLB中的函數發生器F和G，CLB輸入信號F1F4作為FRAM（單

50、口）的讀、寫地址和GRAM（雙口）的寫地址，輸入信號G1G4作為GRAM的讀地址。由圖7.5.3，數據寫入雙口RAM時，同時寫入兩個RAM，雙口RAM的讀出（DPO）地址DPRA與寫地址獨立，這使得讀、寫操作可同時進行。第82頁/共109頁圖7.5.3CLB實現161雙口RAM的邏輯框圖第83頁/共109頁（2）可編程觸發器 由圖7.5.2，一個CLB中包含兩個D觸發器，觸發器的輸入信號可以是函數發生器的輸出，也可直接連CLB的輸入（DIN）。觸發沿可選時鐘（K）的上升或下降沿。EC信號為觸發器提供時鐘使能。SR信號通過S/R控制單元為觸發器提供異步置位、清除功能。 在XC4000EX系列中，

51、觸發器也可被設置為鎖存器。第84頁/共109頁 7.5.2XC4000系列的可編程互連資源 FPGA內CLB之間主要是通過可編程互連資源實現連接的?？删幊袒ミB資源由帶有開關矩陣（PSM）和可編程開關點的一系列金屬線段組成。為增加連接布線的靈活性和效率，XC4000系列有5種長度不同的互連線段：單長度線、雙倍長度線、4倍長度線、8倍長度線和長線。這些互連線分布于CLB之間，形成 了 分 層 構 造 的 布 線 資 源 。 表 7 . 5 . 1 列 出 了XC4000EX中每個CLB周圍的布線資源。第85頁/共109頁表表7.5.1 XC4000EX中每個中每個CLB的布線資源的布線資源第86頁

52、/共109頁 單長度線連接于可編程開關矩陣（PSM）之間，它們通常作為局部區域內的CLB之間的互連線。由于每經一個PSM，信號的延時就要增加一個量，長距離傳輸信號時不適宜用單長度線連接。雙長度線每經2個CLB進入PSM，可作為中等長度傳輸距離的信號的連接線。4倍、8倍長度線及長線提供了長距離、高扇出、短延時的連接，EDA的布局布線工具軟件可根據設計的定時要求自動為它們加入緩沖驅動器。雙長度、4倍、8倍及長線之間是通過單長度線連接的。除了以上5種長度的連接線，相鄰的CLB之間、IOB和相鄰的CLB之間也存在著直接連接線。信號在直接連接線上的傳輸延時最小。第87頁/共109頁 可編程開關矩陣（PS

53、M）實現單長度線、雙長度線的編程互連。PSM中的互連點由可編程晶體管實現，每個互連點有6個傳輸通道。如圖7.5.4所示。圖7.5.4可編程開關矩陣（PSM）第88頁/共109頁 圖7.5.5表示了XC4000系列的可編程互連資源中單長度線、雙長度線和PSM、CLB的位置關系。圖7.5.5XC4000系列中單長度、雙長度線和PSM第89頁/共109頁 FPGA內每個CLB行或列的兩端有兩個IOB對應。CLB和IOB之間的互連是通過I/O布線環實現的，I/O布線環是圍繞CLB陣列外邊和IOB之間的布線資源，也稱通用環（VersaRing）。I/O布線環也是由單長度、雙長度、4倍長度和8倍長度線組成。 FPGA的內部互連布線是一種分段式結構。布線資源豐富，資源使用效率較高，布線靈活。但信號通過不等長度的分段互連線后的延時常難以預測。在實現同樣的邏輯功能時，不同次的編程配置可能使內部互連的路徑不同，導致信號延時也不同。這會給高工作速度的應用帶來不便，這是XC4000系列FPGA內部互連的一個缺點。隨著FPGA的發展，這一缺點正在改進中。第90頁/共109頁7.5.3 XC4000系列的輸入/輸出功能塊（IOB） 圖7.5.6為XC4000E的IOB的簡化方框圖。 圖7.5.6XC4000E的IOB簡化框圖第91頁/共109頁 輸出信號（OUT