1、第五講:設計驗證 (Design Verification來金梅2005年 5月 22日提綱概述模擬 電路級模擬 邏輯級模擬 (門級模擬 RTL 級模擬(電路采用行為描述,與實現(xiàn)的邏輯結構無關 硬件模擬時序驗證LVS 驗證、 DRC 和 ERC版圖后仿真形式驗證主要驗證策略提綱概述模擬 電路級模擬 邏輯級模擬 (門級模擬 RTL 級模擬(電路采用行為描述,與實現(xiàn)的邏輯結 構無關 硬件模擬時序驗證LVS 驗證、 DRC 和 ERC版圖后仿真形式驗證主要驗證策略 什么是 testbench ?Testbench 的定義 通常指產生特定輸入序列到一個設計,并觀察輸出響應 的代碼。 Testbench

2、 通常是指這樣的代碼 , 它對設計進行恰當?shù)?配置、產生測試和有選擇性地觀察電路的響應。 通常用 VHDL/Verilog實現(xiàn),也可以包括外部數(shù)據(jù)文件 或 C 程序。Writing Testbench:構架測試環(huán)境在軟件仿 真過程中An Off-line Test Bench Configuration An Off-line Test Bench Configuration 設計驗證 (Design Verification的 意義 IC設計規(guī)模越來越大Time To Market時間不斷縮短驗證工作量不斷增加 占整個芯片開發(fā)周期的50%到70% 驗證工程師的數(shù)量是設計工程師2倍設計驗證 的

3、成本 Verification并不能帶來利潤,真正帶來收益的畢竟是 被驗證的設計。 但為保證設計功能正確,滿足客戶需要,驗證不可缺少 過程太長、代價太高 隨著錯誤數(shù)量的減少,尋找錯誤所需要的時間和成本持 續(xù)增加 如何保證驗證的可靠性?保證一次投片成功?Automation 較少人工介入 , 但并不總是可行 讓計算機來完成更多的工作 不是所有工作都可以自動化Completeness 驗證是窮舉設計中可能存在的錯誤的過程 只能證明某些設計錯誤存在或不存在 Effectiveness 設計驗證 (Design Verification概念 設計驗證包括功能驗證 (Function和時序驗證(Timi

4、ng 模擬 (仿真, Simulation 軟件是用來驗證和預 測電路的特性。 模擬軟件有多種,主要特性:適用范圍、模擬的 精度和速度。提綱設計驗證 (Design Verification概述 模擬電路級模擬邏輯級模擬RTL 級模擬硬件模擬時序驗證LVS 驗證DRC 和 ERC版圖后仿真形式驗證主要驗證策略 電路級模擬 (Circuit Simulation 電路級分析也就是晶體管級分析,可以看作是最詳 盡和最精確的模擬仿真技術。 電路分析軟件典型的代表 SPICE (BERKELY 分校,作為軟件商品的實用版本 ASTAP (IBM 公司 完成的電路模擬: 能進行電路的直流 (DC、交流

5、(AC和瞬態(tài)特性(Transient模擬 例如 :靜態(tài)工作點分析、直流傳輸特性分析、交流小信號 分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析 電路分析的特點 根據(jù)電路拓撲結構,以節(jié)點電壓法為基礎,構成描 述電路特性的代數(shù)一微分方程組 采用數(shù)值積分方式,將描述電路特性的代數(shù)一微分 方程轉化為非線性代數(shù)方程 以牛頓一萊夫森方法為基礎,將非線性代數(shù)方程轉 化為線性代數(shù)方程 采用稀疏矩陣技術和高斯消元法、 LV 分解法等方 法求解線性代數(shù)方程。 仿真時間通常與 N m 成比例,這里 N 是電路中器件的 個數(shù), m 數(shù)值在 1-2 之間 Model 的精度直接影響仿真結果 (目前較多使用的 MOSFET

6、 型 Model-Level28,Level48,BSIM3等 :簡單模型能對電路速度進行優(yōu)化,復雜的模型能用 于要求更高精確模型 SPICE 直流分析(DC 的仿真算法 State Key Lab of ASIC & Systems, Fudan University SPICE 暫態(tài)分析的仿真算法 State Key Lab of ASIC & Systems, Fudan University SPICE 的基本流程 State Key Lab of ASIC & Systems, Fudan University HSPICE 數(shù)據(jù)流程 State Key Lab of ASIC &

7、Systems, Fudan University SPICE 程序結構提綱設計驗證 (Design Verification概述 模擬電路級模擬邏輯級模擬RTL 級模擬硬件模擬時序驗證LVS 驗證DRC 和 ERC版圖后仿真形式驗證DFT 技術主要驗證策略State Key Lab of ASIC & Systems, Fudan University邏輯級模擬(門級模擬檢查門級邏輯設計的正確性。電子學家 Breug 和 Friedman 曾于 1976年下過定義: 模擬是用運設計的理論模型,將一些應用輸入序列變成時 間函數(shù)的過程。對于邏輯模擬來講,采用的是邏輯元件的功能模型和電路 的互連關

8、系,輸入序列是以文件形式描述的激勵信號。邏 輯模型通常以模擬單元庫的形式出現(xiàn),設計人員負責編寫 相應的激勵文件。邏輯模擬包括:功能模擬、時序模擬和故障模擬。 功能模擬:驗證邏輯功能的正確性,通常采用單位延遲的 方式,不考慮元件間連線延遲時序模擬:同時考慮器件延遲和連線延遲的功能模擬 故障模擬:檢驗測試向量的有效性,為芯片測試作準備。 邏輯模擬系統(tǒng):模擬條件模擬條件輸入激勵:文件形式給出邏輯初值:元件響應的初始值,例如寄存器置 “0” ,確定的初始狀態(tài)特殊條件:元件附加的屬性,賦某些單元的延遲、 元件輸出強度等輸出控制:設置模擬器的時間精度,命令模擬器 運行或停止,打印結果等 邏輯模擬算法根據(jù)輸

9、入激勵向量和邏輯模型求解電路 響應的方法算法還應包括在計算前對電路各元件進 行排序以及對各元件輸出值計算的方法 模擬算法應遵循的原則-盡量減少計算 的次數(shù),同時又保證一定的計算精度。 從五十年代開始研究至今,經歷了時間 驅動、事件驅動到需要驅動三個階段 邏輯模擬系統(tǒng):邏輯模擬算法 邏輯模擬算法:時間驅動首先設定了時間步長,每隔一個時間步 長就對電路中的每個元件的輸出值計算 一遍。一個輸入信號的改變往往只造成電路中 2-10%的元件輸出值改變,當激勵向量每 變化一次沒有必要把所有元件重新計算 一遍。效率低。邏輯模擬系統(tǒng):邏輯模擬算法 邏輯模擬算法:事件驅動或選擇跟蹤算法算法能夠跟蹤電路的信號活動

10、,僅對輸入信號有變 化的元件求值將模擬時間分割成離散的時間間隔,在給定的時間 里僅對可能引起電路狀態(tài)變化的那些元件進行模擬, 因此它可以做到精確定時,且具有較高的性能和效率 事件和求值是邏輯模擬的主要內容事件是指電路中任何信號狀態(tài)的變化,可以是輸 入、輸出信號,某一信號發(fā)生翻轉或跳變可以看 作一個事件求值是確定某時刻某元件或電路的邏輯值 邏輯模擬系統(tǒng):邏輯模擬算法 2進制 ,8進制或 16進制的數(shù)據(jù)文件 波形圖:所取信號由設計人員決定邏輯模擬系統(tǒng):模擬結果分析提綱設計驗證 (Design Verification概述 模擬電路級模擬邏輯級模擬RTL 級模擬硬件模擬時序驗證LVS 驗證DRC 和

11、 ERC版圖后仿真形式驗證DFT 技術主要驗證策略 門級模擬缺點是處理時間太長,當 IC 規(guī)模進一步 增大時,模擬將更加復雜。 隨著邏輯綜合工具水平的提高,可以將 RTL 級描 述自動轉換為等效、優(yōu)化的門級電路。 RTL 級驗證充分, 經綜合產生的門級邏輯可以不 再進行功能模擬,但需要進行門級的時序驗證 。 RTL 級功能模擬是對于 RTL 級描述進行的,電路 采用行為描述,激勵文件也比較簡潔,而且這些 與實現(xiàn)的邏輯結構無關。 模擬速度快,效率高。RTL 級功能模擬 保證設計實現(xiàn)規(guī)格定義的功能特性,保證設計的 RTL 描述與規(guī)格定義的功能的一致性。 有三中驗證方法:黑盒法、白盒法和灰盒法RTL

12、 級功能模擬的目的 不知道設計的內部結構和設計的內部狀態(tài) 所有的驗證都是在接口上完成,通過特殊引腳或 性能寄存器、測試寄存器等簡接控制和觀察設計 的內部狀態(tài)缺點 缺少可觀察性和可控性 比較難以定位bug的原因優(yōu)點 設計與驗證分離,設計工程師在不了解設計實現(xiàn)的情況下, 從規(guī)格出發(fā)去檢查工程師的工作,有利于提高可信度黑盒法黑盒法 白盒法對內部結構和實現(xiàn)具有完全的可控性和可觀性 優(yōu)點: 快速得到感興趣的狀態(tài)和輸入,隔離某一特定的 功能。 容易分析輸出結果缺點: 驗證工程師需要知道設計實現(xiàn)細節(jié):什么樣的激 勵條件,應該觀測到什么樣的測試結果 與具體實現(xiàn)有關,不能用于同類型的設計或將來 的重新設計。與黑

13、盒法相互補充白盒法 灰盒法灰盒法是在完全知道設計內部細節(jié)的情況采 用黑盒驗證測試用例通過設計對外接口、特殊引腳或性能寄存器、 測試寄存器等輸出結果判斷設計的正確性 黑盒法和白盒法的折衷 彌補了黑盒法驗證調試效率較低,對設計部分 特性驗證不充分的缺點。 保留了白盒法可移植性比較差 功能驗證中的行為級硬件語言 行為級硬件語言種類:基于數(shù)學算法的建模,可以 用 C , C+, SystemC 是一種較好的建立參考模型的 語言;驗證語言 Vera 或 SpecmanE ;目前多數(shù)是 RTL 級描述RTL 代碼編寫工程師非常熟悉可綜合 VerilogHDL 代 碼的編寫準則。采用這種語言,驗證的效率低下

14、 使用 RTL 級語言搭建測試環(huán)境時,主要目的是驗證 邏輯功能,而不是硬件實現(xiàn)。最好采用行為級 Verilog HDL 的思想 功能驗證中的行為級硬件語言 一個帶異步清零端的 DFF 的 RTL 級代碼always (posedgeclk or posedgerst beginIf (rst=1b1q=1b0;elseq=d;end每次 clk 上升沿到來 , 都檢查 rst 的值 功能驗證中的行為級硬件語言 一個帶異步清零端的 DFF 的行為級代碼always (rstbeginIf (rst=1assign q=0;elsedeassign q=0;endalways (posedgecl

15、kq=d RTL 級代碼parameter STATE_REQ=1b1;parameter RELEASE=1b0;always (posedgeclk or posedgerst begin:SEQ /無論 ack 信號取值變化與否,都要執(zhí)行 if (rst=1b1current_state=RELEASE;elsecurrent_state=next_state;endalways (current_state or ack RTL 級代碼 begin:COMB case(current_state STATE_REQ:beginreq=1;If (act=1b1next_state=RE

16、LEASE; end begin:RELEASE;req=0;if(ack=1b0 next_state=; endendcaseend行為級代碼 alwaysbegin.req=1;wait(ack req=0 wait(ack end 出錯的可能性小,模 擬速度快提綱設計驗證 (Design Verification概述 模擬電路級模擬邏輯級模擬RTL 級模擬硬件模擬時序驗證LVS 驗證DRC 和 ERC版圖后仿真形式驗證DFT 技術主要驗證策略 硬件模擬 (Quickturn公司 , Aptix公司 采用軟件模擬的優(yōu)點是靈活,方便,且費用少, 但不足之處是速度慢、驗證不充分 (受激勵文件

17、 限制 ,書寫激勵文件頗費功夫。 采用硬件模擬的特點如下 : 處理速度比軟件方式要快得多 可將實現(xiàn)的 “ 硬件模型 ” 放入實際電路系統(tǒng)中 去進行實時驗證,驗證應充分得多 在 硬件模型 實現(xiàn)和模擬控制方面采用軟、 硬件結合的方式 可以省去編寫激勵文件的工作硬件模擬 Quickturn 硬件模擬: FPGA 陣列是形成 “ 硬件模型 ” 的實體,它可以反復 使用 XILINX FPGA器件。通過編程將電路下載到陣 列中 輸入、輸出陣列相當于一個程控的多路開關,驗證 中需要的信號可以輸入到指定的節(jié)點,同時所選擇 的節(jié)點和輸出端的信息可以通過矩陣連接到檢測儀 表上 控制系統(tǒng)由軟件和硬件組成。硬件模擬Quickturn 系統(tǒng)模擬器結構圖 Aptix 系統(tǒng)可編程連接器 FPIC ,每個連接器有 1000個 接點一塊 20層的 PCB 板,可以任意地插入元器件。 幾個 FPIC 可以插入到這塊 PCB 板加上控制器及軟件可以完成硬件模擬Aptix 可用于數(shù)、模混合電路, FPIC 接點存 在一定的電阻,模擬的工作頻率較低。提綱設計驗證 (Design Verification概述 模擬電路級模擬邏輯級模擬RTL 級模擬硬件模擬時序驗證LVS 驗證、 DRC 和 ERC版圖后仿真形式驗證DF