1、時序及相關概念 以下我把時序分為兩部分，只是為了下文介紹起來作為歸類，非官方分類 方法。第一時序：CL-tRCD-tRP-tRAS-CF就是我們常說的5個主要時序。第二時序：（包含所有 XMP 時序）在講時序之前，我想先讓大家明白一些概念。內存時鐘信號是方波， DDR 內存在時鐘信號上升和下降時各進行一次數據傳輸，所以會有等效兩倍傳輸率 的關系。例如DDR3-1333的實際工作頻率是666.7MHz,每秒傳輸數據666.7*2=1333百萬次，即1333MT/S，也就是我們說的等效頻率 1333MHz,再由 每條內存位寬是64bit，那么它的帶寬就是：1333MT/s*64bit/8 （8bi

2、t是一字 節）=10667MB/s。所謂時序，就是內存的時鐘周期數值，脈沖信號經過上升再 下降,到下一次上升之前叫做一個時鐘周期,隨著內存頻率提升,這個周期會 變短。例如CL9的意思就是CL這個操作的時間是9個時鐘周期。另外還要搞清楚一些基本術語：Cell：顆粒中的一個數據存儲單元叫做一個 Cell，由一個電容和一個N溝道 MOSFET組成。Bank： 8bit 的內存顆粒,一個顆粒叫做一個 bank, 4bit 的顆粒,正反兩個 顆粒合起來叫做一個bank。一根內存是64bit，如果是單面就是8個8bit顆粒， 如果是雙面，那就是16個4bit的顆粒分別在兩面，不算 ECC顆粒。Rank：內

3、存PCB的一面所有顆粒叫做一個ra nk,目前在Un buffered臺式機內存 上，通常一面是8個顆粒，所以單面內存就是1個rank, 8個bank,雙面內存 就是 2 個 rank, 8 個 bank。Bank與rank的定義是SPD信息的一部分，在 AIDA64中SPD一欄可以看 到。DIMM：指一條可傳輸64bit數據的內存PCB也就是內存顆粒的載體，算上 ECC芯 片，一條DIMM PCB最多可以容納18個芯片。第一時序CAS Latenc（y CL）：CAS即卩Column Address Strobe列地址信號，它定義了在讀取命令發出后到 數據讀出到I0接口的間隔時間。由于CAS

4、在幾乎所有的內存讀取操作中都會生 效（除非是讀取到同一行地址中連續的數據，4bit顆粒直接讀取間隔3個地址，8bit顆粒直接讀取間隔7個地址，這時候CAS不生效），因此它是對內存 讀取性能影響最強的。如下圖，藍色的 Read表示讀取命令，綠色的方塊表示數 據讀出I0，中間間隔的時間就是CL。已知CL時鐘周期值CAS我們可以使用以下公式來計算實際延遲時間 tCAS：tCAS（ns） = （CAS*2000） /內存等效頻率例如，DDR3-1333 CL吶存實際 CAS延遲時間二（9*2000）/1333=13.50 ns或者反過來算，假如已知你的內存可以在7.5 ns延遲下穩定工作，并且你想要D

5、DR3-2000的頻率，那么你可以把 CL值設為8T （實際上8ns，大于7.5ns即 可），如果你想要DDR3-1600的頻率，那么你的CL值可以設到6T （實際 7.5ns）。這個公式對于所有用時鐘周期表示延遲的內存時序都可以用。說到這個公式，我想順便說說大家對頻率和時序的糾結問題。首先來回顧一下DDR代到三代的一些典型的JEDEC規范，并按照上邊那個公式算一下它的 CL延遲時間：DDR-400 3-3-3-8：（ 3*2000） /400=15 nsDDR2-800 6-6-6-18： （6*2000）/800=15 nsDDR3-1333 9-9-9-24：剛才算了是 13.5 ns再

6、來看看每一代的超頻內存的最佳表現（平民級，非世界紀錄）：DDR1 Winbond BH-5 DDR-500 C L1：.5（ 1.5*2000 ）/500=6 nsDDR2 Micron D9GMH DDR2-1400 CL：4（4*2000）/1400=5.71 nsDDR3 PSC A3G-A DDR3-2133 C：L（6 6*2000）/2133=5.63 ns發現什么？不管是哪一代內存，隨著頻率提升，CL周期也同步提升，但是最后算出來的CL延遲時間卻差不多。那么到了 DDR4 JEDEC規范頻率去到 DDR4-4266如果按照差不多的延遲，那么按照 13ns多一些來算，那么CL值將

7、達到28T!如果按照我們的極限超頻延遲來算，DDR4-4266下的延遲也將達到12T。所以到了下一代DDR4,兩位數的時鐘周期將不可避免。所以，我想說的是，不要再去想什么 DDR3的頻率，DDR2的時序，在頻寬 嚴重過剩，IMC成為瓶頸的今天，它對性能沒太多的提升。DRAM RAS to CAS Dela（ytRC D） ：RAS的含義與CAS類似，就是行（Row）地址信號。它定義的是在內存的一 個rank （內存的一面）之中，行地址激活（Active）命令發出之后，內存對行地 址的操作所需要的時間。每一個內存 cell 就是一個可存儲數據的地址，每個地 址都有對應的行號和列號，每一行包含 1

8、024個列地址，當某一行地址被激活 后，多個CAS請求會被發送以進行讀寫操作。簡單的說，已知行地址位置，在 這一行中找到相應的列地址，就可以完成尋址，進行讀寫操作，從已知行地址 到找到列地址過去的時間就是tRCB當內存中某一行地址被激活時，我們稱它 為“open page/'在同一時刻，同一個rank可以打開8個行地址（8個bank,也就是 8 個顆粒各一個）。下圖顯示一個行地址激活命令發出，到尋找列地址并 發出讀取指令，中間間隔的時間就是 tRCB tRCD值由于是最關鍵的尋址時間， 它對內存最大頻率影響最大，一般想要上高頻，在加電壓和放寬CL值不奏效的時候，我們都要放寬這個延遲。D

9、RAM RAS Precharge Tim（e tRP）：DRAM RAS Active Tim（e tRAS）：行地址激活的時間。它其實就是從一個行地址預充電之后，從激活到尋址再到讀取完成所經過的整個時間，也就是 tRCD+tCL的意思。這個操作并不會頻 繁發生，只有在空閑的內存新建數據的時候才會使用它。太緊的tRAS值，有可能會導致數據丟失或不完整，太寬的值則會影響內存性能，尤其是在內存使用 量增加的時候。所以一般為了穩定性，我們設置tRAS>tRTP+tRCD+即可（tRTP不是tRP,將在第二時序中介紹），尤其是 PCB不好或者跑高頻的時候，多幾個 周期比較穩妥。DRAM Com

10、mand Mode（ Command Rate， CR）：首命令延遲，也就是我們平時說的 1T/2T模式。是指從選定bank之后到可 以發出行地址激活命令所經過的時間。CR可能對性能的影響有比較大的變數：如果CPU所需要的數據都在內存的一個行地址上，就不需要進行重復多次 的bank選擇，CR的影響就很小；但是如果一個rank中同時多個bank要激活行 地址，或者不同的rank中不同bank需要同時激活的時候，CR對性能的影響就 會提升。但是隨著內存頻率的提升，CR=1T/2T的時間差越短，它的影響就會越來越小，這就是我們看到 DDR1的時候1T/2T對性能影響挺大，但是到了 DDR3 影響就很

11、小的其中一個原因。但是為了性能最大化，我們盡量把CR設為1T,但是如果bank數很多的時候，例如插滿四條內存，就有32個bank, bank選擇隨機性增大，1T的首命令時間可能會不穩定。所以,內存的基本讀取操作的時序角度流程就是把上面那三張圖合起來：預充電-激活行地址并尋找列地址 -發送讀取命令 -讀出數據，這四步操作中 間的三個延遲就分別是tRP、tRCD和CL。和我們常說的時序順序剛好是反過來 的。第二時序 XMPDRAM CAS Write Latenc（y tWCL）：列地址寫入延遲，也就是 DRAM的最小寫入操作時間，與 CL剛好是讀寫對 應關系，一般跟CL值設為同一個值就是可以穩定

12、的。由于內存讀取之前必須先 寫入，所以這個值可以說與 CL一樣重要。但是在BIOS里一般沒得設置，可能 是與CL綁定了。DRAM Row Cycle Time（tRC）：行周期時間。定義了同一 bank 兩次行激活命令所間隔的最小時間，或者說 是一個bank中完成一次行操作周期（Row Cycle的時間，即tRP+tRAS（預充電 加上激活的整個過程），tRC設得太緊可能會直接點開不了機，一般只要能進系 統再多加一兩個周期都是可以穩定的。下圖顯示的就是tRC的時間。DRAM Row Refresh Cycle Tim（e tRFC）：行地址刷新周期，定義了一個 bank中行地址刷新所需要的時間

13、。重提一下 刷新的含義，由于cell中電容的電荷在MOSFET關閉之后一段時間就會失去，為 了維持數據，每隔很短一段時間就需要重新充電。這里多提一句， Intel 平臺和 AMD平臺對tRFC的含義不一樣，AMD平臺的tRFC是DRAM刷新延遲時間，單 位是ns,通常有幾個值可以調整，也就是說它的 tRFC時鐘周期會隨著頻率的提 升而提升；而 Intel 平臺的單位則直接是時鐘周期，相反地延遲時間會隨著頻率 的提升而降低。容量大的bank行地址和cell會更多，刷新時間也更長，因此 tRFC也要更高。另外，tRFC如果太快會導致數據出錯，太慢則影響性能，但可 以增加穩定性。DRAM Refre

14、sh Interva（l tREFI ：內存刷新時間間隔,也就是內存的刷新命令生效前要經過的時間。刷新的 時間間隔一般取決于內存顆粒的容量（den sity），容量越大，就越需要頻繁刷新，tREF值就要越低。另外tREFI的時間也會受到內存工作溫度與內存電壓 (Vdimm)影響，因為溫度越高電容漏電越快。一般在 AMD主板的BIOS里， 這個值只有3.9us和7.8us可選，而在SNB平臺，則是按時鐘周期算，例如 DDR3-1333下默認值為5199T,換算過來就是，也就是 7.8us。一般DRAM顆粒 的spec中都是規定工作溫度大于85度時采用3.9us。DRAM RAS to RAS D

15、ela(ytRRD)：行地址間延遲，定義的是同一 rank 不同 bank 間兩個連續激活命令的最短延 遲，在DDR3時代一般最小是4T。它的作用和CR有點像，不過比CR更多的時 候對性能有較大的影響，所以這個時序可盡量縮小。DRAM Write Recovery Time( tWR)：內存寫入恢復時間，它定義了內存從寫入命令發出(從開始寫入算起)到下一次預充電間隔的時間，也就是tRP的前一個操作。如果這個時間設得太 短，可能會導致前一次寫入未完成就開始下一次預充電，進行尋址，那么前一 次寫入的數據就會不完整，造成丟數據的情況。這個周期也是第二時序中比較 長的，DDR3-2000一般需要10-

16、14個周期，甚至更高。DRAM Read to Precharge Tim(e tRTP)：與tWR類似，定義了同一 rank上內存從讀取命令發出到tRP之前的間隔時 間，但是它在讀取完成并且行地址關閉之后才會生效。單顆 128MB的內存顆粒 可以在DDR3-2000下運行在4到6個時鐘周期，如果bank容量增大時，這個時 序有可能要放寬。DRAM Four Active Window( tFAW)：它定義了同一 rank中允許同時發送大于四個行激活命令的間隔時間，因此 最小值應該不小于tRRD的四倍。在DDR3上, tRRD的最小值是4T,因此tFAW 的最小值就是16T。這個tFAW由于是在一個rank中大于四個bank同時激活之 后才生效，因此在內存不是很繁忙的時候，它對性能的影響并不是很大。但是 對一些頻繁讀寫內存的操作(例如 SuperPI 32M)，tFAW對性能的影響可能會 加大。由于現在內存用滿的幾率非常小，兩根雙面的內存更是有4個rank,配 合上interleaving，個rank中同時激活大于四個bank的幾率應該不大，所以 通常我們把它設為tRRD的四倍應該就不會出問題。DRAM Write to Read Delay（tWTR）：內存寫 -讀延遲，它定義的是內存寫入命令發出后到下一個讀取