1、大規模集成電路設計及應用第一章概論1、系統：硬件開發、軟件開發、軟硬件協同設計2、集成電路發展史：（1） 1904年，英國電氣工程師Fleming發明真空二極管，標志著世界從此進入 了電子時代（2）1906年，美國Lee De Forest發明真空三極管，為電子計算機的發展奠定 了基礎（3）1946年，美國賓夕法尼亞大學誕生了第一臺電子計算機（4）1940年，貝爾實驗室 Russel發明PN結（5） 1947年，貝爾實驗室 John Bardeen和 Walter Brattain發明點接觸晶體管（Point Con tact Tran sistor）（6） 1951年，貝爾實驗室 Willi

2、am Shockley發明了結型晶體管（Ju nction Transistor ）（7）1958年，發明集成電路（采用一定的制造工藝，把整個電路的元器件制作 在同一塊半導體基片上，構成特定功能的電子電路）（8）1958年，TI公司Jack Kilby用5個集成原件做出了簡單振蕩器（9）1959年，發明平面工藝技術（10）1957年，Fairchild 公司 Robert Noyce 及同事 Jean Hoerni 發明了刻蝕 氧化硅工藝，使復雜集成電路成為可能（11）1960 年，Bell 實驗室 Kahng 和 Atalla 造出第一個 MosFet（12） 1967年，Bell實驗室的K

3、ahng和Sze發明浮柵（Floating Gate ）工藝（13） 1970 年，In tel 公司 1K DRAM芯片（硅柵 PMO工 藝）（14）1971 年，Intel4004 （硅柵 PMO工藝3、我國集成電路發展史（1）1956年，研制出第一個鍺晶體管（2）1965年，研制出第一片集成電路4、集成電路的分類 按集成電路規模(1) 小規模(Small Scale IC ) <10 門(2) 中規模(Medium Scale IC ) 10100 門(3) 大規模(Large Scale IC ) 1001000 門(4) 超大規模(Very Large Scale IC ) 1

4、00001M(5) 特大規模(Ultra Large Scale IC ) 1M100M(6) 巨大規模(Gigantic Scale IC ) >100M 按制造工藝(1) 雙極IC(2) CMOS IC(3) Bi-CMOS IC 按處理信號的類型(1) 模擬集成電路(2) 數字集成電路(3) 數模混合集成電路 按設計方法(1) 全定制設計(2) 半定制設計(3) 可編程設計 按生產目的(1) 通用集成電路(2) 專用集成電路(ASIC)5、集成電路設計方法(1) 設計要求 開發時限盡可能短 計算設計費用，制造費用，人工費等設計成本 設計正確性 設計工程集成化要求更好的 EDA工具

5、可測試性(2) 一般的設計流程 系統描述一行為級仿真及優化一前端設計 (寄存器傳輸級設計綜合一門級綜合 仿真f測試生成) 后端設計(電路設計及分析一物理設計及優化一版圖設計驗證)一芯片制造(3) 集成電路設計能力的發展趨勢：芯片復雜度的增長速度超過了設計能力的 增長速度解決方案： 采用更有效的設計方法和設計流程 采用更有效、更適合的EDA設計工具 采用更高層次的設計綜合方法和最強有力的驗證手段，保證設計的一次成功 采用低功耗設計方法解決功耗問題 在前端設計時充分考慮后端設計的要求，減少迭代次數 采用可測試設計方法，保證芯片的可測試性(4) 層次化設計：自頂向下、自底向上系統行為域模塊結構域幾何

6、域抽象層次（5）結構化設計第二章VLSI制造工藝與版圖設計1、集成電路是由一些單個的器件組成的，每種器件基于版圖設計由若干工藝步 驟制造完成。器件和電路的性能與版、工藝等有密切關系。2、集成電路平面工藝基礎：熱氧化工藝、擴散工藝、淀積工藝、光刻工藝3、CMO集成電路基本制造工藝：將NMO器件和PMO器件同時制作在同一硅襯 底上分為三類：P阱CMOS：藝、N阱CMOS：藝、雙阱CMOS：藝（使用雙阱工藝不但 可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現象）4、雙阱CMOS：藝主要步驟：（I）襯底準備：襯底氧化，生長 Si3N4 （2）光刻P阱，形成阱版，在P阱區腐 蝕Si3N4

7、，P阱注入（3）去光刻膠，P阱擴散并生長 SiO2 （4）腐蝕Si3N4，N 阱注入并擴散（5）有源區襯底氧化，生長 Si3N4,有源區光刻和腐蝕，形成有 源區版（6） N管場注入光刻，N管場注入（7）場區氧化，有源區Si3N4和SiO2 腐蝕，柵氧化，溝道摻雜（8）多晶硅淀積、摻雜、光刻和腐蝕，形成多晶硅版（9） NMOST光刻和注入硼，形成 N+K（ 10） PMO管光刻和注入磷，形成P+版（II）硅片表面生長SiO2薄膜（12）接觸孔光刻，接觸孔腐蝕（13）淀積鋁， 反刻鋁，形成鋁連線5、集成電路中的元件：雙極型晶體管（PNP NP） MO關體管（NMOBPMOS CMO）二極管、電阻、

8、電容、電感6版圖設計基礎：(1) 設計方法：手工設計，優點：有利于充分利用芯片面積，并能滿足多種電路性能要求。缺點：效率低、周期長、容易出錯計算機輔助設計(CAD：可以降低設計費用和縮短設計周期自動化設計(EDA：可以進行自動布局設計、 自動布線設計并根據設計要求進行設計優化，最終輸出版圖(2) 版圖設計的輸入是用工業標準DEF描述的電路網表，輸出是用工業標準CIF/GDSII描述的版圖。整個版圖設計可分為：劃分(Partition )、布圖規劃(Floor-planning )、布局(Placement )、布線(Routing )、壓縮(Compaction)第三章器件設計技術1. MOS

9、FET Metal Oxide Semi-conductor Field Effect Transistor 是構成 VLSI 的基本原件2. CMOS Complementary Metal Oxide Semiconductor 互補金屬氧化物半導體(1) NMO:S N-type Metal Oxide Semiconductor 門電壓為高時導通，為低時關 閉(2) PMOS P-type Metal Oxide Semiconductor 門電壓為低時導通，為高時關 閉3. 基本邏輯電路：(1) 組合邏輯電路：電路中沒有存儲單元，邏輯電路的輸出完全由當前的輸入 決定(2) 時序邏輯電

10、路：電路中有存儲單元，邏輯電路的輸出由原來狀態和當前的 輸入決定第四章Verilog HDL建模與仿真1. 常見的英文縮寫：PLA Programmable Logic Array可編程邏輯陣列PAL Programmable Array Logic可編程陣列邏輯PLD Programmable Logic Device 可編程邏輯器件CPLD Complex Programmable Logic Device復雜可編程邏輯器件FPGA Field Programmable Gate Array現場可編程門陣列ASIC : Application Specific In tegrated Ci

11、rcuit專用集成電路2. Verilog HDL是硬件描述語言的一種，是目前應用最廣泛的硬件描述語言之一，用于數字系統的設計。設計者用它進行數字邏輯系統的仿真模擬、時序分析、邏輯綜合。VHDL與 Verilog HDL的比較：VHDL發展的較早，語法嚴格，而 Verilog HDL是 在C語言的基礎上發展起來的一種硬件描述語言，語法較自由3. Verilog HDL能夠描述電路的5中抽象級別：系統級、算法級、RTL級、門級、 開關級(1) 系統級：用高級結構實線外部性能的模型(2) 算法級：用高級結構實線算法運行的模型(3) RTL級(Register Transfer Level ):描述

12、數據在寄存器之間的流動和如 何處理、控制這些數據流動的模型(4) 門級：描述邏輯門及其互相之間連接的模型(5) 開關級：描述器件中三極管和存儲節點以及互相之間連接的模型通過綜合，行為描述的模塊可能轉化為門級描述的模塊4. Verilog的基本設計單元：Verilog HDL模塊。一個完整的 Verilog HDL模型由若干個Verilog HDL模塊構成，每個模塊又由若干個子模塊構成5. （ 1）Verilog HDL程序是由模塊構成的。每個模塊的內容都是嵌在module和en dmoudle兩個語句之間的，每個模塊實現特定的功能，模塊是可以進行層次嵌 套的2）每個模塊要進行端口定義，并說明輸

13、入輸出口，然后對模塊的功能進行行 為邏輯描述（3）Verilog HDL程序的書寫格式自由，一行可以寫幾個語句，一個語句也可 以分寫多行（4）除了 endmoudle語句外，每個語句和數據定義的最后必須有分號（5） 可以用/*.*/和/注釋（6）VHDL和 Verilog HDL 的共同點： 能形式化的抽象表示電路的結構和行為 支持邏輯設計中層次與領域的描述 可借用高級語言的精巧結構來簡化電路的描述 具有電路仿真與驗證機制以保證設計的正確性 支持電路描述由高層到底層的綜合轉化 硬件描述與實現工藝無關（有關工藝可以通過語言提供的屬性包括進去） 便于文檔管理 易于理解和設計重用不同點： veril

14、og HDL資源比VHDL豐富 verilog HDL在系統級抽象方面比VHDL略差一些，而在門級開關電路描述 方面比VHDLL雖得多 verilog HDL 更易于掌握6. （ 1）模塊的結構：模塊由兩部分組成：端口定義（接口描述），模塊內容（邏 輯功能描述）（2） 模塊的端口定義格式：module模塊名（口 1, 口 2）；（3）模塊的內容：I/O說明內部信號說明7. 功能定義（有3種方法實現邏輯功能）：（1） 用assign聲明語句，例如：assign a = b + c（2）用實例元件，例如： and #2 ul （ 1， a,b） （3）用 always 塊8. （ 1）所有過程塊（

15、initial，always）、連續賦值語句assign和實例應用都是并行的（2）always過程塊內的語句是順序執行的（3）連續賦值語句assign和實例應用都可以獨立于過程塊存在于模塊的功能 定義部分9. Verilog HDL 基本語法（1）數據類型及其常量和變量Verilog 共有19種數據類型，最重要的四種：reg型、wire型、integer型、 parameter 型（2）Verilog中有常量、變量之分，分屬于19種數據類型 參數型（parameter ）定義常量，例如： parameter data_width = 8,counter=8 * 1024;模塊應用時，可通過參數

16、傳遞改變已經規定的值，在一個模塊中改變另一個模 塊的參數時，要用defparam命令。 變量：a.網絡數據類型（wire，tir ）:表示實體之間的物理連接，該類型的 變量不能存儲值，必須受到驅動器（門或assign語句）驅動，wire-受單個驅動源的驅動，tir受多個驅動源的驅動wire型變量可以是任何方程式的輸入信號，也可以是assign語句或實例元件的輸出。例如：wire a ，b，cwire 4:0 dbb. reg型（寄存器數據類型）：通過賦值語句可以改變reg型變量的值，always 塊中的每一個信號都必須定義為reg型。reg型通常是寄存器或觸發器的輸出， 但不一定總是。例如：r

17、eg 7:0 datareg q0，q1c. reg型的擴展：memory型，通過擴展reg型變量的地址實現 例如：reg 7:0 memp 1023:0reg 7:0 memd 255:0.memory型不能綜合。10.運算符和表達式+-*/11. 阻塞賦值和非阻塞賦值阻塞賦值與非阻塞賦值相比，就是阻塞賦值輸出不延遲，而且是順序執行；而非阻塞賦值延遲一個時鐘周期，并且是并發執行的非阻塞賦值（ <=）：塊結束后才完成賦值（例：f<=a，f不是立即被賦值），在 always塊描述的時序電路中應使用非阻塞賦值阻塞賦值（=）：賦值完成后塊才結束（例：f=a，f立即被賦值），在always

18、塊 描述的時序電路中使用阻塞賦值可能產生錯誤，一般用在組合邏輯電路中12. 塊語句（1）順序塊：begin :塊名塊內語句end 塊內語句順序執行每條語句的延遲時間是相對于前一條語句的仿真時間而 言的直到最后一條語句執行完，程序流程控制才跳出該語句塊（2）并行塊：fork :塊名塊內語句joi n塊內語句同時執行，塊內語句的順序是任意的塊內每條語句的延遲時間是相 對于程序流程控制進入到塊內的仿真時間延遲時間是用來給賦值語句提供執 行時序的當按時間時序排列的最后的語句執行完后，或一個disable語句執行時，程序流程控制跳出該程序塊（3）塊名：為塊取一個名字可以在塊內定義局部變量，可以被其它語句

19、調用（4）起始時間和結束時間：對于順序塊：起始時間就是第一條語句開始被執行的時間，結束時間就是最后一一條語句執行結束的時間對于并行塊：起始時間是程序流程控制進入該塊的時間，結束時間是按時間排序在最后的語句執行結束的時間13. case 語句：（1）分支表達式的值必須互不相同（2）只允許有一個default語句（3）所有表達式要有位寬，且必須相等（4）要有default分支語句，否則產生邏輯鎖存14. 循環語句（1）forever 語句：格式：forever語句（或語句組）；用于產生周期性的波形，作為仿真測試 的信號它與always語句的不同之處在于它不能獨立寫在程序中，必須用在initial

20、塊中（2）repeat語句（重復執行，次數由表達式決定） 格式：repeat （常量）語句（或語句組）（3）while 語句：格式：while （表達式） 語句（或語句組）；若表達式為真或非0則執行（4）for語句格式：for （循環變量初值；循環條件；增量） 語句（或語句組）15. 結構說明語句四種：initial、always、task、function。任何過程塊都從屬于這 4種結構說明語句（1）initial 一個程序模塊中可以有多個in itial 塊 每個initial塊只在仿真開始時執行一次，多個initial塊是并行的運行的 作用：變量的初始化、產生激勵波形，用于測試文件（2）

21、always <時序控制 > < 語句> always語句在仿真時不斷重復執行，而后面的語句是否執行取決于“時序 控制”條件是否滿足，缺少“時序控制”，程序將會出現死鎖 時序控制條件即觸發條件，包括邊沿觸發（posedge/negedge）、電平觸發， 單個或多個 一個模塊中可以有多個always塊（3）function說明語句調用函數時返回一個用于表達式的值。函數中必須對與函數名相同的寄存器賦值。范圍缺省時，返回值為1位的reg型。函數的使用規則：函數的定義中不能包含任何時間控制語句，即任何的#，或wait來標識的語句 函數不能啟動任務 函數至少有一個輸入參量 函數中

22、必須對與函數名相同的寄存器賦值（4） initial 和always說明語句在仿真的一開始就立即開始執行。initial語句只執行一次，always語句則不斷地重復執行，直到仿真結束，在一個模塊中， 使用initial 和always語句的次數是不受限制的。task和function 語句可以 在程序模塊中一處或多處調用16. task 和 function 的區別（1）函數只能和主模塊共用一個仿真時間單位，任務可以有自己的仿真時間單 位（2）任務可以調用函數，函數不能調用任務（3）函數必須要有輸入變量，任務可以有可以沒有（4）函數有返回值，任務沒有返回值17. 宏定義define宏名宏內容（

23、1）建議宏名用大寫字母（2）宏定義只做置換，不作語法檢查，編譯時才報錯（3）先定義，后使用（4）引用宏時在宏名前加上“' ”18. 文件包含處理'in elude“文件名”（1）一個in elude只能指定一個文件名（2）文件包含可以嵌套19. 時間尺度'timescale 時間單位 / 時間精度用來說明該命令后模塊的仿真時間單位和時間精度， 時間單位和時間精度的 參數值必須是整數，有效數字是 1，10，100，單位是s，ms, us，ps，fs20. 條件編譯'ifdef 宏名程序段1'else程序段2'en dif21. 有限狀態機由狀態寄存器（觸發器）作為狀態記憶部件（常用正跳邊沿觸發的D觸發器），僅當觸發信號到達時刻才可能發生狀態改變，n個觸發器最多有2n個狀態兩種有限狀態機：（1）Mealy 型下一個輸出是當前狀態的輸入的函數下一個狀態是當前狀態和輸入的函數（2）Moore 型下一個輸出是當前狀態的函數下一個狀態是當前狀態和輸入的函數22. TOP-DOW設計和DOWN-TOP計比較TOP-DOWN計的設計過程是理想化的