1、 上下拉電阻總結 上拉電阻 1、 當 TTL電路驅動 COMS電路時，如果 TTL電路輸出的高電平低于 COMS電路的最低高電平一般為 3.5V，這時就需要在 TTL的輸出端接上拉電阻， 以提高輸出高電平的值。【TTL-CMOS匹配 輸出電平】 2、 OC集電極開路，TTL或 OD漏極開路，COMS輸出必須加上拉電阻，才能使用。假設有一個三態的 門帶下一級門.如果直接把三態的輸出接在下一級的輸入上 ，當三態的門為高阻態時，下一級的輸入就如同漂 空一樣.可能引起邏輯的錯誤，對 MOS電路也許是有破壞性的.所以用電阻將下一級的輸入拉高或拉低 ，既不 影響邏輯又保正輸入不會漂空 【OC】 3、 為加

2、大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。【驅動能力】 4、 在 COMS芯片上，為了防止靜電造成損壞， 不用的管腳不能懸空， 一般接上拉電阻產生降低輸入阻抗， 提供泄荷通路。【輸入阻抗】 5、 芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力 【噪聲容限】 6、 提高總線的抗電磁干擾能力。管腳懸空就比擬容易接受外界的電磁干擾。【 EMC】 7、 長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。 【電 阻匹配】 8、 可以用來降低輸出電流。 設上拉電阻的阻值為 R，當輸出低電平時，輸出端的電流為Vcc - Vs

3、ds/R 設 Vsds為 CMOS管飽和壓降，如果直接將OD端接在電源Vcc上，相當于 R = 0,這意味著電流過大，從 而造成輸出端燒毀。【輸出電流】 9、 如果輸出電流比擬大，輸出的電平就會降低電路中已經有了一個上拉電阻， 但是電阻太大，壓降太高， 就可以用上拉電阻提供電流分量，把電平 拉高。就是并一個電阻在 IC內部的上拉電阻上，讓它的壓降 小一點。當然管子按需要該工作在線性范圍的上拉電阻不能太小。當然也會用這個方式來實現門電路電 平的匹配。 10、 需要注意的是，上拉電阻太大會引起輸出電平的延遲。 RC延時 11、 一般 CMOS門電路輸出不能給它懸空，都是接上拉電阻設定成高電平。在數

4、字電路中不用的輸入腳都 要接固定電平，通過 1k電阻接高電平或接地 12、 上拉電阻的工作原理圖如右圖 上部的一個 Bias Resaitor電阻因為是接地，因而叫做下拉電阻，意思是將電路節點 A的電平向低方向 地 拉；同樣，圖中下部的一個 Bias Resaitor電阻因為接電源正，因而叫做上拉電阻，意思是將電路節 點 A的電平向高方向電源正拉。當然，許多電路中上拉電阻和下拉電阻中間的那個 12k電阻是沒有的 或者是看不到的。 上圖是 RS -485/RS -422總線上的，可以一下子認識上拉電阻和下拉電阻的意思。但 許多電路只有一個上拉電阻或下拉電阻，而且實際中，還是上拉電阻的為多。 下拉

5、電阻 和上拉電阻的原理差不多，只是拉到 GND去而已，那樣電平就會被拉低。 下拉電阻一般用于設定低電平 或者是阻抗匹配抗回波干擾 上拉電阻是用來解決總線驅動能力缺乏時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的， 也就是灌電流。上拉是對器件注入電流，下拉是輸出電流。 上拉電阻阻值的選擇原那么包括 1、 從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。 2、 從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。 3、 對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮 以上三點，通常在 1k到 10k之間選取。對下拉電阻也有類似道理 對上拉電阻和下拉電阻的選擇應結合開關管

6、特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個 因素： 1. 驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設 計是應注意兩者之間的均衡。 2. 下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適中選擇以能 夠向下級電路提供足夠的電流。 3 .上下電平的設定。不同電路的上下電平的門檻電平會有不同， 電阻應適當設定以確保能輸出正確的電平。 以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻 之下。 4. 頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間

7、的輸入電容會形成 R C延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。 下拉電阻的設定的原那么和上拉電阻是一樣的。 上拉電阻阻值選擇 OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供， 例：設輸入端每端口不大于 100uA,設輸出口驅動電流約 500uA，標準工作電壓是 5V,輸入口的上下電平 門限為 0.8V低于此值為低電平;2V高電平門限值。 選上拉電阻時： 500uA x 8.4K= 4.2即選大于 8.4K時輸出端能下拉至 0.8V以下，此為最小阻值，再小就拉不下來了。如 果輸出口驅動電流較大，那么阻值可減小，保證下拉時能低于 0.8V即可。 當輸出高電

8、平時，忽略管子的漏電流，兩輸入口需 200uA 200uA x15K=3V即上拉電阻壓降為 3V,輸出口可到達 2V,此阻值為最大阻值，再大就拉不到 2V 了。選 10K可用。COMS門的可參考 74HC系列 設計時管子的漏電流不可忽略，IO 口實際電流在不同電平下也是不同的， 上述僅僅是原理，一句話概括為： 輸出高電平時要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了否那么多余的電流喂給了級聯的輸入 口，高于低電平門限值就不可靠了 再例： 一、 最大值的計算原那么：要保證上拉電阻明顯小于負載的阻抗， 以使高電平時輸 出有效。 例如：負載阻抗是10K,供電電壓是5V,如果要求高電平不小于4.5

9、V,那么， 上拉電阻最大值R大:5-4.5=10:5 R大=1K也就是最大值1k,如果超過了 1k,輸出的高電平就小于4.5V 了 二、 最小值的計算原那么：保證不超過管子的額定電流如果不是場效應管而是三 極管也可依照飽和電流來計算 例：管子的額定電流150mA放大倍數100,基極限流電阻10k,工作在5v的系 統中。那么，算法如下： Ib = U/R=5-0.7/10=0.47mA Ic = 100*0.47 = 47mA小于額定的 150,所以 可以按飽和法來算最小值。 上拉電阻最小值 日小=5v/47mA=106歐姆 如果小于這個電阻，管子就會過飽和而沒有意義了。 如果大于這個值，管子的

10、導體電阻就會變大一些，所以太高也不利于低電平的輸 出 注意：算出最大最小值后，一般是隨便選個中間值就可以了，例如本例子可以選 510歐姆的上拉電阻。但 是，如果負載電流較大，低電平要求嚴格，那么就要選 100歐姆的上拉電阻。但是如果考慮省電因素，而 低電平要求不嚴格，那么就可用 1K的上拉電阻了。 更詳細的計算可參考文章：集成 OC門上拉電阻的分析計算 P0為什么要上拉電阻原因 有： 1. P0 口片內無上拉電阻 2. P0為 I/O 口工作狀態時，上方 FET被關斷，從而輸出腳浮空，因此 P0用于輸出線時為開漏輸出。 3. 由于片內無上拉電阻，上方 FET又被關斷，P0輸出 1時無法拉升端口

11、電平。 P0是雙向口，其它P1 , P2 , P3是準雙向口。 準雙向口是因為在讀外部數據時要先 準備一下，為什么 要準備一下呢？單片機在讀準雙向口的端口時，現應給端口鎖存器賦 1,目的是使 FET關斷，不至于因片 內 FET導通使端口鉗制在低電平。 上下拉一般選 10k ! 什么是 OC、OD 集電極開路門集電極開路 OC或源極開路 ODopen-drain是漏極開路輸出的意思，相當于集電極開路 O pen-Collector輸出，即 ttl中的集電極開路oc輸出。一般用于線或、線與，也有的用于電流驅動。 Op en-Drain是對 mos管而言，open-collector 是對雙極型管而

12、言，在用法上沒啥區別。 引入 OC或 OD的原因 OCOD電路類型的出現是應發光二極管的應用而產生的，由于發光二極管亮度高，驅動電壓小，電流也 小，壽命長，可以直接接入 TTL、CMOS電路中，能夠降低產品本錢，所以得到了廣泛的應用。 發光二極管的驅動電流不超過 20mA，設 Vsds = 0.3V，那么在 Vcc = 3.3V電路中，上拉電阻可以這樣 估算:R = Vcc - Vsds/20mA = 150Q，實際應用中為了平安起見，常取 R = 200Q。 開漏形式的電路有以下幾個特點 ： 1. 利用外部電路的驅動能力，減少 IC內部的驅動。 或驅動比芯片電源電壓高的負載 .【驅動能力】

13、2. 可以將多個開漏輸出的 Pin，連接到一條線上。通過一只上拉電阻，在不增加任何器件的情況下，形成與 邏輯關系。這也是I2C , SMBus等總線判斷總線占用狀態的原理。如果作為圖騰輸出必須接上拉電阻。接 容性負載時，下降延是芯片內的晶體管，是有源驅動，速度較快；上升延是無源的外接電阻，速度慢。如 果要求速度高電阻選擇要小，功耗會大。所以負載電阻的選擇要兼顧功耗和速度。【線與】 3. 可以利用改變上拉電源的電壓，改變傳輸電平。例如加上上拉電阻就可以提供 TTL/CMOS電平輸出等。 4. 開漏 Pin不連接外部的上拉電阻，那么只能輸出低電平。一般來說，開漏是用來連接不同電平的器件，匹 配電平

14、用的。 5. 正常的 CMOS輸出級是上、下兩個管子，把上面的管子去掉就是 OPEN-DRAIN 了。這種輸出的主要目 的有兩個：電平轉換和線與。 6. 由于漏級開路，所以后級電路必須接一上拉電阻，上拉電阻的電源電壓就可以決定輸出電平。這樣你就 可以進行任意電平的轉換了。 7. 線與功能主要用于有多個電路對同一信號進行拉低操作的場合，如果本電路不想拉低，就輸出高電平， 因為 OPEN-DRAIN上面的管子被拿掉，高電平是靠外接的上拉電阻實現的。而正常的 CMOS輸出級， 如果出現一個輸出為高另外一個為低時，等于電源短路。 8.OPEN-DRAIN 提供了靈活的輸出方式，但是也有其弱點，就是帶來

15、上升沿的延時。因為上升沿是通過外 接上拉無源電阻對負載充電，所以當電阻選擇小時延時就小，但功耗大；反之延時大功耗小。所以如果對 延時有要求，那么建議用下降沿輸出。 什么是線或邏輯與線與邏輯 ？ 在一個結點線上，連接一個上拉電阻到電源 VCC或 VDD和 n個 NPN或 NMOS晶體管的集電極 C或漏極 D,這些晶體管的發射極 E或源極 S都接到地線上，只要有一個晶體管飽和，這個結點線就 被拉到地線電平上. 因為這些晶體管的基極注入電流 NPN或柵極加上高電平NMOS,晶體管就會飽和，所以這些基極或柵極 對這個結點線的關系是或非 NOR邏輯.如果這個結點后面加一個反相器 ，就是或 OR邏輯. 注

16、：個人理解：線與，接上拉電阻至電源。 A&B=A+B,由公式較容易理解線與此概念的由來； 如果用下拉電阻和 PNP或 PMOS管就可以構成與非 NAND 邏輯，或用負邏輯關系轉換與/或邏輯. 注：線或，接下拉電阻至地。 A+B=AB; 這些晶體管常常是一些邏輯電路的集電極開路 OC或源極開路 OD輸出端.這種邏輯通常稱為線與/線或 邏輯，當你看到一些芯片的 OC或 OD輸出端連在一起，而有一個上拉電阻時，這就是線或/線與了，但 有時上拉電阻做在芯片的輸入端內 . 順便提示如果不是 OC或 OD芯片的輸出端是不可以連在一起的 ，總線 BUS上的雙向輸出端連在一起 是有管理的，同時只能有一

17、個作輸出，而其他是高阻態只能輸入. 什么是推挽結構 一般是指兩個三極管分別受兩互補信號的控制 ，總是在一個三極管導通的時候另一個截止 .要實現線與需要 用 OCopen collector門電路.如果輸出級的有兩個三極管， 始終處于一個導通、 一個截止的狀態，也就是 兩個*管推挽相連，這樣的電路結構稱為推拉式電路或圖騰柱 Totem-pole 輸出電路可惜，圖無法貼 上。當輸出低電平時，也就是下級負載門輸入低電平時，輸出端的電流將是下級門灌入 T4;當輸出高電 平時，也就是下級負載門輸入高電平時， 輸出端的電流將是下級門從本級電源經 T3、D1拉出。這樣一來， 輸出上下電平時，T3 一路和 T

18、4 一路將交替工作，從而減低了功耗，提高了每個管的承受能力。又由于 不管走哪一路，管子導通電阻都很小，使 RC常數很小，轉變速度很快。因此，推拉式輸出級既提高電路 的負載能力，又提高開關速度。供你參考。 推挽電路是兩個參數相同的三極管或 MOSFET，以推挽方式存在于電路中，各負責正負半周的波形放大任務， 電路工作時，兩只對稱的功率開關管每次只有一個導通，所以導通損耗小效率高。 輸出既可以向負載灌電流，也可以從負載抽取電流。 拉電流與灌電流 1、 概念 拉電流和灌電流是衡量電路輸出驅動能力 注意：拉、灌都是對輸出端而言的，所以是驅動能力的參數， 這種說法一般用在數字電路中。 這里首先要說明，芯

19、片手冊中的拉、灌電流是一個參數值，是芯片在實際電路中允許輸出端拉、灌電流的 上限值允許最大值。而下面要講的這個概念是電路中的實際值。 由于數字電路的輸出只有高、低0 , 1兩種電平值，高電平輸出時，一般是輸出端對負載提供電流，其 提供電流的數值叫拉電流;低電平輸出時，一般是輸出端要吸收負載的電流，其吸收電流的數值叫灌入 電流。 對于輸入電流的器件而言：灌入電流和吸收電流都是輸入的，灌入電流是被動的，吸收電流是主動的。 如果外部電流通過芯片引腳向芯片內 ，流入瀚為灌電流被灌入；反之如果內部電流通過芯片引腳從芯片 內,流出牌為拉電流被拉出 2、 為什么能夠衡量輸出驅動能力 當邏輯門輸出端是低電平時

20、，灌入邏輯門的電流稱為灌電流，灌電流越大，輸出端的低電平就越高。由三 極管輸出特性曲線也可以看出，灌電流越大，飽和壓降越大，低電平越大。 然而，邏輯門的低電平是有一定限制的，它有一個最大值 UOLMAX o在邏輯門工作時，不允許超過這個數 值，TTL邏輯門的標準規定 UOLMAX 0.4 0.5V。所以，灌電流有一個上限。 當邏輯門輸出端是高電平時，邏輯門輸出端的電流是從邏輯門中流出， 這個電流稱為拉電流。拉電流越大， 輸出端的高電平就越低。這是因為輸出級三極管是有內阻的，內阻上的電壓降會使輸出電壓下降。拉電流 越大，輸出端的高電平越低。 然而，邏輯門的高電平是有一定限制的，它有一個最小值 U

21、OHMIN o在邏輯門工作時，不允許超過這個數 值，TTL邏輯門的標準規定 UOHMIN法2.4V。所以，拉電流也有一個上限。 可見，輸出端的拉電流和灌電流都有一個上限，否那么高電平輸出時，拉電流會使輸出電平低于 UOHMIN ; 低電平輸出時，灌電流會使輸出電平高于 UOLMAX。所以，拉電流與灌電流反映了輸出驅動能力。 芯片 的拉、灌電流參數值越大，意味著該芯片可以接更多的負載，因為，例如灌電流是負載給的，負載越多， 被灌入的電流越大 由于高電平輸入電流很小，在微安級，一般可以不必考慮，低電平電流較大，在毫安級。所以，往往低電 平的灌電流不超標就不會有問題。用扇出系數來說明邏輯門來驅動同類

22、門的能力，扇出系數 No是低電平 最大輸出電流和低電平最大輸入電流的比值。 在集成電路中，吸電流、拉電流輸出和灌電流輸出是一個很重要的概念 。 拉即泄，主動輸出電流，是從輸出口輸出電流。 灌即充，被動輸入電流，是從輸出端口流入 吸那么是主動吸入電流，是從輸入端口流入 吸電流和灌電流就是從芯片外電路通過引腳流入芯片內的電流 ，區別在于吸收電流是主動的， 從芯片輸入端 流入的叫吸收電流。灌入電流是被動的 ，從輸出端流入的叫灌入電流。 拉電流是數字電路輸出高電平給負載提供的輸出電流， 灌電流時輸出低電平是外部給數字電路的輸入電流， 它們實際就是輸入、輸出電流能力。 吸收電流是對輸入端輸入端吸入而言的；而拉電流輸出端流出和灌電流輸出端被灌入是相對 輸出端而言的。 給一個直觀解釋： 圖中 PB0輸出 0, LED會亮，PB0的電流方向是流向 PB0也就是灌電流了； 而 PB1要輸出 1 , LED會亮， PB1 的電流方向是從 PB1流出，也就是拉電流了。 + 在實際電路中灌電流是由后面所接的邏輯門輸入低電平電流聚集在一起而灌入前面邏輯門的輸出端所形成， 讀者參閱下列圖自明。顯然它的測試電路應該如圖 b所示，輸入端所加的邏輯電平是保證輸出端能夠獲得 低電平，只不過灌電流是通過接向