1、modelsim教程(中文) fpga仿真工具 modelsim 6.0使用教程 2021.12 :53579621 fpga仿真工具 一. modelsim簡介 modelsim仿真工具是model公司開發(fā)的。它支持 verilog、vhdl以及他們的混合仿真，它可以將整個程序分步執(zhí)行，使設計者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任何時刻都可以查看任意變量的當前值，可以在dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比quartus自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。 modelsim分幾種不同的版本：se、pe和oem,其中集成在

2、 actel、atmel、altera、xilinx以及l(fā)attice等 fpga廠商設計工具中的均是其oem版本。比如為altera供應的oem版本是modelsim-altera,為xilinx供應的版本為 modelsim xe. se版本為最高級版本,在功能和性能方面比 oem版本強許多,比如仿真速度方面,還支持pc、 unix、 liunx混合平臺.2 fpga仿真工具 為什么要學modelsim? 1.modelsim是專業(yè)的hdl語言仿真器,比 quartus自帶的仿真器功能強大的多. 2. quartus simulator不支持testbench,只支持波形文件.vwfvwf

3、文件全稱是矢量波形文件(vector waveform file),是quartus ii中仿真輸入、計算、輸出數據的載體。一般設計者建立波形文件時，需要自行建立復位、時鐘信號以及掌握和輸入數據、輸出數據信號等。其中工作量最大的就是輸入數據的波形錄入。比如要仿真僅1kb的串行輸入數據量，則手工輸入信號的波形要畫8000個周期，不僅費時費勁而且簡單出錯 怎樣入門?對于初學者，modelsim自帶的教程是一個很好的選擇，在 help-se pdf documentation-tutorial里面.它從簡潔到簡單、從低級到高級具體地敘述了modelsim的各項功能的使用，簡潔易懂。3 fpga仿真工

4、具 modelsim的安裝同很多其他軟件一樣，modelsim se同樣需要合法的 license,通常我們用kengen產生license.dat。解壓安裝工具包開頭安裝，安裝時選擇full product安裝。當消失install hardware security key driver時選擇否。當消失add modelsim to path選擇是。消失 modelsim license wizard時選擇close。在c盤根名目新建一個文件夾flexlm,用keygen產生一個license.dat,然后復制到該文件夾下。修改系統(tǒng)的環(huán)境變量。右鍵點擊桌面我的電腦圖標，屬性-高級-環(huán)境變量

5、-(系統(tǒng)變量)新建。按下圖所示內容填寫，變量值內假如已經有別的路徑了，請用“;”將其與要填的路徑分開。lm_license_file= c:flexlmlicense.dat 4 fpga仿真工具 fpga仿真工具 fpga仿真工具 使用modelsim進行仿真 modelsim運行方式有4種:用戶圖形界面模式交互式命令行模式不顯示modelsim的可視化界面,僅通過命令掌握臺輸入的命令完成全部工作 tcl和宏模式編寫可執(zhí)行擴展名為do或者tcl語法文件批處理模式其全部操作都在后臺進行，用戶看不到modelsim的界面，也不需要 交互式輸入命令。當工程很大，文件比較多時，用批處理比較便利。直接

6、運行批處理文件,在后臺調用modelsim,執(zhí)行modelsim的腳本文件 * .do,完成操作 注:/electronic/76/electrical202160214186 _1.html7 fpga仿真工具 仿真仿真分為功能仿真,門級仿真,時序仿真功能仿真(前仿真,代碼仿真)主旨在于驗證電路的功能是否符合設計要求，其特點是不考慮電路門延遲與線延遲，主要是驗證電路與抱負狀況是否全都。可綜合fpga代碼是用rtl級代碼語言描述的，其輸入為rtl級代碼與testbench.在設計的最初階段發(fā)覺問題,可節(jié)約大量的精力 門級仿真和時序列仿真 (后仿真)使用綜合軟件綜合后生成的門級網表進行仿真,不加

7、入時延文件的仿真就是門級仿真.可以檢驗綜合后的功能是否滿意功能要求,其速度比功能仿真要慢,比時序仿真要快.在門級仿真的基礎上加入時延文件(.sdf)的仿真就是時序仿真,比較真實地反映了規(guī)律的時延與功能.綜合考慮電路的路徑延遲與門延遲的影響，驗證電路能否在肯定時序條件下滿意設計構想的過程，是否存在時序違規(guī) fpga仿真工具 功能仿真功能仿真需要的文件1.設計hdl源代碼：可以使vhdl語言或verilog語言。 2.測試激勵代碼：依據設計要求輸入/輸出的激勵程序 3.仿真模型/庫：依據設計內調用的器件供應商供應的模塊而定，如： fifo、add_sub等 仿真步驟以4位計數器為例給出具體步驟 1

8、.啟動modelsim軟件先在c盤建立文件夾count4,在modelsim中選擇file - change directory,在彈出的choose folder對話框中設置名目路徑為 c:/count42.建立工程 在modelsim中建立project,選擇file -new -project.在project name欄中填寫你的項目名字，建議和你的頂層文件名字全都。project location是你的工作名目，你可通過brose按鈕來選擇或轉變。ddfault library name可以采納工具默認的work。 workspace窗口的library中就會消失work庫.9 fp

9、ga仿真工具 fpga仿真工具 3.為工程添加文件工程建立后,選擇add exsiting file后，依據相應提示將文件加到該project中這里是count4.v和其測試向量count_tp.v,源代碼如下: fpga仿真工具 fpga仿真工具 4.編譯文件編譯(包括源代碼和庫文件的編譯)。編譯可點擊comlile comlile all來完成。 5.裝載文件 (1)雙擊libray中work中的count_tp裝載 (2)點擊simulate start simulation按右圖設置,點擊ok fpga仿真工具 6.開頭仿真點擊workspace下的sim,點擊count_tp,選擇a

10、dd然后點runall,開頭仿真 add to wave fpga仿真工具 7.退出仿真在仿真調試完成后退出仿真,在主窗口中選擇simulate end simulation fpga仿真工具 補充:(1)也可以不加testbench,仿真步驟跟前面相像,裝載文件時雙擊count4在sim中點擊count4,add add to wave對輸入信號clk,reset編輯測試波形 點擊run -all fpga仿真工具 (2)我們可以在modelsim內直接編寫 testbench modelsim供應了許多testbench模板，我們直接拿過來用可以削減工作量。點view-source-sho

11、w language templates然后會消失一個加載工程，接著你會發(fā)覺在剛才的文檔編輯窗口左邊消失了一個language templates窗口 fpga仿真工具 綻開verilog項，雙擊creat testbench會消失一個創(chuàng)建向導選擇 specify design unit工作庫下的目標文件，點next可以指定testbench的名稱以及要編譯到的庫等，此處我們使用默認設置直接點finish。這時在testbench內會消失對目標文件的各個端口的定義還有調用函數接下來，設計者可以自己往testbench內添加內容了，然后保存為.v格式即可。根據前面的方法把testbench文件也

12、編譯到工作庫中. fpga仿真工具 門級仿真和時序仿真仿真需要的文件 1.綜合布局布線生成的網表文件 2.測試激勵 3.元件庫 altera仿真庫的位置為c:alteraquartus50edasim_lib 4.時序仿真的話，還需要具有時延時延信息的反標文件(sdf)門級仿真有兩種方法 (1)工程編譯勝利后自動啟動modelsim運行門級仿真 (2)先在quartus中生成網表文件和時延文件,然后調用modelsim進行仿真工程編譯勝利后自動啟動modelsim運行門級仿真 1.quartus中設置仿真工具打開quartus,建立工程,選擇assignments| eda tool settings,選擇左欄的“simulation”,設置如下:19 fpga仿真工具 fpga仿真工具 然后，我們單擊下方的“more settings”按鈕，彈出“more s