1、第四階段實驗第四階段實驗ispisp器件的設計與應用器件的設計與應用一、實驗目的一、實驗目的二、實驗內容與要求二、實驗內容與要求三、三、ispisp器件的開發流程器件的開發流程五、設計舉例五、設計舉例四、四、 xilinxxilinx開發板開發板basys2basys2介紹介紹isp器件的設計與應用器件的設計與應用i 掌握掌握采用可編程邏輯器件實現數字電路與系統采用可編程邏輯器件實現數字電路與系統的方法的方法程程 ； 掌握采用掌握采用xilinx_isexilinx_ise軟件開發可編程器件的過軟件開發可編程器件的過程程； 掌握掌握verilog hdlverilog hdl描述數字邏輯電路與

2、系統的描述數字邏輯電路與系統的方法方法； 掌握分層次、分模塊的電路設計方法，熟悉使掌握分層次、分模塊的電路設計方法，熟悉使用可編程器件實現數字系統的一般步驟用可編程器件實現數字系統的一般步驟。一、實驗目的一、實驗目的 xilinx_isexilinx_ise軟件使用與軟件使用與digilentt basys2digilentt basys2實驗實驗系統介紹系統介紹二、實驗內容與要求二、實驗內容與要求 使用使用verilogverilog語言設計實現語言設計實現-流水燈實驗（舉流水燈實驗（舉例）例）isp器件的設計與應用器件的設計與應用i 使用使用verilogverilog語言設計實現語言設計

3、實現-模六十計數器模六十計數器 功能要求：功能要求： 利用實驗板實現模六十計數，即利用實驗板實現模六十計數，即0-1-2-3-4-59-0-1，并在并在basys2實驗板的實驗板的an0與（與（ld3ld0）上顯示。）上顯示。 設計步驟與要求：設計步驟與要求：1) 計算并說明采用計算并說明采用basys2實驗板時鐘實驗板時鐘50mhz實現系統功能實現系統功能的基本原理。的基本原理。2) 在在xilinx ise13.1 軟件中，編寫輸入所設計的源程序文軟件中，編寫輸入所設計的源程序文件。件。3) 對源程序進行編譯及仿真分析（注意合理設置，以便能夠在對源程序進行編譯及仿真分析（注意合理設置，以便

4、能夠在驗證邏輯的基礎上盡快得出仿真結果）。驗證邏輯的基礎上盡快得出仿真結果）。4) 輸入管腳約束文件，對設計項目進行編譯與邏輯綜合，生成輸入管腳約束文件，對設計項目進行編譯與邏輯綜合，生成下載所需下載所需.bit類型文件。類型文件。5) 在在basys2實驗板上下載所生成的實驗板上下載所生成的.bit文件，觀察驗證所設文件，觀察驗證所設計的電路功能。計的電路功能。模六十計數器模六十計數器三、三、ispisp器件的開發流程器件的開發流程四、四、xilinxxilinx開發板開發板basys2basys2介紹介紹o 可用資源可用資源n 4 4個七段數碼管（個七段數碼管（an3-an0an3-an0

5、） （不含（不含84218421譯碼）譯碼）n 8 8個個ledled發光管顯示（發光管顯示（ld7-ld0ld7-ld0） n 4 4個按鍵開關（個按鍵開關（btn3-btn0btn3-btn0） ，8 8個撥碼開關個撥碼開關（sw7-sw0sw7-sw0）n 可配置晶振（可配置晶振（2525，5050，100mhz100mhz）n usb2.0usb2.0接口接口1. 1. 新建工程新建工程五、流水燈設計舉例五、流水燈設計舉例（1 1）開啟）開啟ise13.1ise13.1軟件軟件: : 開始開始程序程序xilinx ise design xilinx ise design suite 1

6、3.1suite 13.1ise design toolsise design toolsproject navigator,project navigator,會出會出現現ise13.1 ise13.1 的畫面的畫面. .1. 新建工程新建工程（2 2）在）在 ise13.1 ise13.1 軟件環境下軟件環境下, ,開啟一個新的工程開啟一個新的工程: file : file new project.new project.1. 新建工程新建工程（3 3）單擊）單擊next,next,下一個畫面就是設定硬件下一個畫面就是設定硬件fpgafpga的參數的參數-請請對照實驗板芯片系列進行選擇對照

7、實驗板芯片系列進行選擇 1. 新建工程新建工程（4 4）點擊）點擊next. next. 此時出現此項目所有設定的信息，此時出現此項目所有設定的信息，需重需重新設定新設定, ,則可則可back. back. 無誤無誤, ,則按則按finish finish 2.創建新的創建新的verilog源源創建一個新的創建一個新的verilog源文件源文件 （1）此時出現一個項目的框架,可以允許使用者開始進項目的設計.（2）創建新的設計文件: projectnew source;選擇verilog module,并設定文件名稱為led2.創建新的創建新的verilog源源創建一個新的創建一個新的veril

8、og源文件源文件 （3）點擊next,出現new source wizard,設定此設計的輸出輸入信號.2.創建新的創建新的verilog源源創建一個新的創建一個新的verilog源文件源文件 （3）點擊next,出現summary,設點擊finish,完成此設計的輸出輸入信號.2.創建新的創建新的verilog源源創建一個新的創建一個新的verilog源文件源文件 （4）按next,再按finish;此時項目加入此模塊之后,在sourcees 的窗口中會出現led.v 的編輯窗口.（5） 在project navigator右邊的工作區可以看到led.v的文件內容,此時可以修改或改變設計內容

9、,在修改完成之后,用filesave來儲存文件. （6）在撰寫led.v 內容之時,可以考ise所附的語言模板language template. 在本實驗中我們需要了解計數器模塊，點擊軟件界面上方的語言模板的快捷鍵，然后選擇“verilog _ synthesis constructs _ coding examples _ counters”，然后選擇所需的計數器類型以做參考。2.創建新的創建新的verilog源源實驗代碼如下： / company: / engineer: / / create date: 12:07:24 06/21/2011 / design name: / modu

10、le name: led /module led( input clk, input reset, output 3:0 led_out ); reg 26:0 counter; always (posedge clk) begin if (reset) counter = 0;else counter digilent-adept -adept”，打開專門的下載工，打開專門的下載工具。具。 adept下載工具界面 6 下載設計到實驗板下載設計到實驗板 (2) 此時adept工具會自動識別到器件。接著點擊browse，找到設計工程所在目錄下的led.bit文件尋找.bit文件 6 下載設計到實驗板下載設計到實驗板 （3）點擊打開，點擊“是”確認bit文件 6 下載設計到實驗板下載設計