1、湖南文理學院課程設計報告課程名稱： 專業綜合課程設計 系 部： 電氣與信息工程學院 專業班級： 通信07103班 學生姓名： 指導教師： 完成時間： 2010-6-22 報告成績：評閱意見： 評閱教師 日期 目 錄1設計目的和意義12設計原理12.1 pcm編碼系統工作原理1 2.2單片pcm編譯碼芯片tp3067介紹32.3系統工作原理53 仿真波形及分析74 心得體會85 參考文獻8附錄91 設計目的和意義 掌握pcm碼的基本原理和設計方法，并設計實現pcm碼編碼器。pcm編解碼比其他一些方式更能提供高性能的點到點通信，通信保密性強，特別適合金融、保險等保密性要求的客戶需要； 另外，它的傳

2、輸質量高，網絡時延小，信道固定分配，充分保證了通信的可靠性，保證用戶的帶寬不會受其他用戶的影響；而且 擁護通過這條高速的國際互聯通道，可構筑自己的internet、e-mail等應用系統； 還可以使用戶網絡的整體接入使局域網內pc均可共享互聯網資源。2設計原理2.1 pcm編碼系統工作原理脈沖編碼調制是把模擬信號數字化傳輸的基本方法之一，它通過抽樣、量化和編碼，把一個時間連續、取值連續的模擬信號變換成時間離散、取值離散的數字信號，然后在信道中進行傳輸。pcm編碼系統的組成如圖1所示。模擬信號輸入編 碼量 化抽 樣低通濾波 圖1 pcm編碼原理框圖信號先經過防混疊低通濾波器，得到限帶信號（300

3、hz3400hz），進行脈沖抽樣，變成8khz重復頻率的抽樣信號（即離散的脈沖調幅pam信號），然后將幅度連續的pam信號用“四舍五入”辦法量化為有限個幅度取值的信號，再經編碼，轉換成二進制碼。為解決共有均勻量化時小信號量化誤差大、音質差的問題，在實際中采用不均勻選取量化間隔的非線性量化方法，即量化特性在小信號時分層密、量化間隔小，而在大信號時分層疏、量化間隔大。a律的量化特性初始段如圖2。量化編碼表見表1。這種折線近似壓擴的特點是各段落量階關系都是2的冪次。在段落內為均勻分層量化,即等間隔16個分層,這些對于用數字電路實現非線性編譯碼是極為方便的。圖2 a律的量化特性曲線表1：a律量化編碼表

4、2.2 單片pcm編譯碼器tp3067介紹本實驗系統選擇了tp3067芯片作為pcm編譯碼器，它把編譯碼器（codec）和濾波器(filter)集成在一個芯片上，功能比較強，它既可以進行a律變換，也可以進行u律變換，它的數據既可用固定速率傳送，也可用變速率傳送，它既可以傳輸信令幀也可以選擇它傳送無信令幀，并且還可以控制它處于低功耗備用狀態，到底使用它的什么功能可由用戶通過一些控制來選擇。tp3067可以組成模擬用戶線與程控交換設備間的接口，包含有話音a律編解碼器。自調零邏輯。它的編碼和解碼工作既可同時進行，也可異步進行。它的內部結構方框圖見圖3，外部引腳排列見圖4，引腳說明見表2。圖3 tp3

5、067內部結構框圖 圖4 tp3067管腳排列圖表2：引腳說明引腳號符 號功 能1vpo+接收功率放大器非倒相輸出2gnda模擬地3vpo-接收功率放大器倒相輸出4vpi接收功率放大器倒相輸入5vfro接收濾波器的模擬輸出6vcc正電源引腳，vcc=+5v57fsr接收的幀同步脈沖，它啟動bclkr， 于是pcm數據移入dr，fsr為8khz脈沖序列。8dr接收幀數據輸入，pcm數據隨著fsr前沿移入dr。9bclkrclksel在fsr的前沿后把數據移入dr的位時鐘，其頻率可從64khz到2.048mhz。另一方面它也可能是一個邏輯輸入，以此為在同步模式中的主時鐘選擇頻率1.536mhz/1

6、.544mhz或2.048mhz。bclkr 用在發送和接收兩個方向。10mclkr/pdn接收主時鐘。其頻率可以為1.536mhz、1.544mhz或2.048mhz。它允許與mclkx異步，但為了獲得最佳性能應當與mclkx同步，當mclkr連續聯在低電位時，mclkx被選用為所有內部定時，當mclkr連續工作在高電位時，器件就處于掉電模式。11mclkx發送主時鐘，其頻率可以是1.536mhz，1.544mhz或2.048mhz，它允許與mclkr異步，同步工作能實現最佳性能。12bclkx把pcm數據從dx上移出的位時鐘，其頻率可從64khz變至2.048mhz，但必須與mclkx同步

7、。13dx由fsx啟動的三態pcm數據輸出14fsx發送幀同步脈沖輸入，它啟動bclkx，并使dx上pcm數據移出。15tsx開漏輸出，在編碼器時隙內為低電平脈沖。16anlb模擬環回路控制輸入，在正常工作時必須置為邏輯“0”，當拉到邏輯“1”時，發送濾波器和發送前置放大器輸出的連接線被斷開，而改為和接收功率放大器的vpo+輸出連接。17gsx發送輸入放大器的模擬輸出。用來在外部調節增益。18vfxi-發送輸入放大器的倒相輸入。19vfxi+發送輸入放大器的非倒相輸入。20vbb負電源引腳，vbb=-5v5它的外部接口可分兩部分:一部分是模擬接口電路，它與編譯碼器中filter發生聯系，這一部

8、分可控制模擬信號的放大倍數，另一部分是與處理系統和交換網絡的數字接口，它與編譯碼器中的codec發生聯系，通過這些數字接口線來實現對編譯碼器的控制。發送部件：發送部件的輸入端為一個運算放大器，并配有兩個調整增益的外接電阻。在低噪聲和寬頻帶條件下，整個音頻通帶內的增益可達20db以上。該運算放大器驅動一個增益為1的濾波器（由rc有源前置濾波器組成），后面跟隨一個時鐘頻率為256khz的8階開關電容帶通濾波器。該濾波器的輸出直接驅動編碼器的抽樣保持電路。在制造中配入一個精密電壓基準，以便提供額定峰值為2.5v的輸入過載（tmax）。fsx幀同步脈沖控制濾波器輸出的抽樣，然后逐次逼近的編碼周期就開始

9、。8位碼裝入緩沖器內，并在下一個fsx脈沖下通過dx移出，整個編碼時延近似地等于165ns加上125ns（由于編碼時延），其和為290ns。接收部件:接收部件包括一個擴展dac（數模轉換器），而它又驅動一個時鐘頻率為256khz的5階開關電容低通濾波器。譯碼器是依照a律（tp3067）設計的，而5階低通濾波器矯正8khz抽樣保持電路所引起的sinx/x衰減。在濾波器后跟隨一個輸出在vfro上的2階rc低通后置濾波器。接收部件的增益為1，但利用功率放大器可加大增益。當fsr出現時在后續的8個bclkr（bclkx）的下降沿，dr輸入端上的數據將被時鐘控制。在譯碼器的終端，譯碼循環就開始了。接收功

10、率放大器：兩個倒相模式的功率放大器用來直接驅動一個匹配的線路接口電路。同步工作時，主時鐘加到mclkx端上，移位時鐘加到bclkx端上，主時鐘的頻率通過bclkxclksel選擇。如果bclkxclksel0，主時鐘為1536khz或1544khz，如果clksel=1，主時鐘為2048khz。移位時鐘可以從64khz到2048khz，需和主時鐘同步。在這種方式下，編解碼主時鐘和移位時鐘相同。異步工作時，mclkx和bclkx上均需2048khz時鐘，兩者可以不同步，但若要性能最佳，兩者應該同步，同樣bclyx和bclkxclksel端上也要加入編碼和譯碼時鐘，分別用作編碼輸出和譯碼輸入的pc

11、m碼流的移位時鐘，兩者均可以從64khz到2048khz， fsx和fsr分別為編碼和解碼的幀同步脈沖，fsx脈沖開始一次編碼周期，并把上次編碼的結果在bclkx的上升沿從dx上移出，經過8次移位后，dx回到三態。fsr脈沖開始解碼周期，pcm數據在bclkr（同步方式中為bclkx）的下降沿鎖入接收寄存器，fsx和fss的頻率均為8khz。tp3067采用的是a律并帶有偶位取反的編碼方法。即：vin= +2.5v，編碼為：10101010vin= 0v, 編碼為：11010101或01010101vin= -2.5v， 編碼為：001010102.3系統工作原理在本實驗中我們選擇它進行a律變

12、換，以2.048mbit/s來傳送信息，信息幀為無信令幀，它的發送時序與接收時序直接受fsx和fsr控制。系統上電：當開始上電瞬間，加壓復位電路啟動combo并使它處于掉電狀態，所有非主要電路都失效，而dx、vfro、vpo-、vpo+均處于高阻抗狀態。為了使器件上電，一個邏輯低電平或時鐘脈沖必須作用在mclkr/pdn引腳上，并且fsx和fsr脈沖必須存在。于是有兩種掉電控制模式可以利用。在第一種中mclkr/pdn引腳電位被拉高。在另一種模式中使fsx和fsr二者的輸入均連續保持低電平，在最后一個fsx或fsr脈沖之后相隔2ms左右，器件將進入掉電狀態，一旦第一個fsx和fsr脈沖出現，上

13、電就會發生。三態數據輸出將停留在高阻抗狀態中，一直到第二個fs脈沖出現。 系統時序:短幀同步工作:combo既可以用短幀，也可以用長幀同步脈沖。在加電開始時，器件采用短幀模式，在這種模式中，fsx和fsr這兩個幀同步脈沖的長度均為一個位時鐘周期。在bclkx的下降沿當fsx為高時，bclkx的下一個上升沿可啟動輸出符號位的三態輸出dx的緩沖器，緊隨其后的7個上升沿以時鐘送出剩余的7個位，而下一個下降沿則阻止dx輸出。在bclkr的下降沿當fsr為高時（bclkx在同步模式），其下一個下降沿將鎖住符號位，跟隨其后的7個下降沿鎖住剩余的7個保留位。長幀同步工作:為了應用長幀模式，fsx和fsr這兩

14、個幀同步脈沖的長度應等于或大于位時鐘周期的三倍。在64khz工作狀態中，幀同步脈沖至少要在160ns內保持低電位。隨著fsx或bclkx的上升沿（無論哪一個先到）來到，dx三態輸出緩沖器啟動，于是被時鐘移出的第一比特為符號位，以后到來的bclkx的7個上升沿以時鐘移出剩余的7位碼。隨著第8個上升沿或fsx變低（無論哪一個后發生），dx輸出由bclkx的下降沿來阻塞，在以后8個bclkr的下降沿（bclkr），接收幀同步脈沖fsr的上升沿將鎖住dr的pcm數據。編譯碼器的工作是由時序電路控制的。在編碼電路中，進行取樣、量化、編碼，譯碼電路經過譯碼低通、放大后輸出模擬信號，把這兩部分集成在一個芯片

15、上就是一個單路編譯碼器.單路編譯碼器變換后的8位pcm碼字是在一個時隙中被發送出去，這個時序號是由a/d控制電路來決定的，而在其它時隙時編碼器是沒有輸出的。考慮到系統時鐘頻率較高,本系統利用vhdl設計pcm編碼芯片的控制,生成時鐘信號,發送時添加幀同步碼,解碼時檢測幀同步碼.以控制編解碼的時序實現編解碼功能. 本系統中所有的時隙都是從頻率為8.102mhz的外部時鐘信號頻后得到2.048mhz的碼同步時鐘，再經分頻分相后得到8khz的幀同步時鐘.幀同步碼的添加是在時鐘信號控制下輸出幀同步碼的時隙中對預置幀同步編碼逐位輸出實現的. 幀同步信號的提取是用在時鐘信號控制下信號通過移位寄存器構成的并

16、/串轉換電路的輸出信號與與置信號比較而實現的，幀同步信號的頻率為位同步信號的256分之一。撥碼開關sw1, sw1可分別設置編解碼時幀同步碼的碼型。為了提高系統的抗干擾能力減小誤解碼率,可以增加幀同步碼的位數.這里只是為了說明原理所以選擇8位.pcm系統的完整電路如圖5所示。圖5 pcm系統編碼,時序控制電路圖3仿真波形及分析圖6 幀同步波形8.102mhz的外部時鐘信號clk分頻后得到2.048mhz的碼同步時鐘cp_out，再經分頻分相后得到8khz的幀同步時鐘.incode信號。 incode信號每256個系統時鐘周期(cp_out)出現一次脈沖，啟動編碼過程。圖7 某一編碼時隙當編碼時

17、序參量tim計數到0時開始編碼過程。編碼時隙中,先逐位輸出8位的幀同步碼，隨后輸出編碼輸出允許信號，使pcm編碼芯片輸出pcm波，控制芯片取得pcm波后直接輸出。當然這個時序也可以根據芯片的實際速率做適當的修改。編碼結束后pcm芯片的代碼輸出腳將鎖定在高阻狀態，為了避免不定狀態引入后級，控制芯片也將輸出鎖定在高阻態。當然，為了避免給調制部分引入噪聲也可以鎖定在低電平。4心得體會 專業課程設計是我們專業課程知識綜合應用的實踐訓練，是我們邁向社會，從事職業工作前一個必不少的過程。通過這次課程設計，我進一步熟練了查找資料,系統設計和仿真的過程。由于這次課程設計相對比較復雜,對于我來說也是一種鍛煉。使

18、我深深體會到“千里之行始于足下”這句千古名言的真正含義。我今天認真的進行課程設計，學會腳踏實地邁開這一步，就是為明天能穩健地在社會大潮中奔跑打下堅實的基礎。在實驗中我進一步理解了pcm編碼的原理，更深一步的學會了使用,max plus10.0軟件設計和仿真電路，并在仿真過程中,我認識到干任何事都必須耐心，細致，尤其是程序設計,往往一個符號,一個變量名的錯誤都將導致編譯失敗。說實話，課程設計真的有點累。然而，當我一著手清理自己的設計成果，漫漫回味這2周的心路歷程，一種少有的成功喜悅即刻使倦意頓消。雖然這是我剛學會走完的第一步，也是人生的一點小小的勝利，然而它令我感到自己學到了不少，成長了很多。5

19、參考文獻1樊昌信等編著.通信原理（第五版）.國防工業出版社，2001 2john g.proakis等.現代通信系統.電子工業出版社. 20053段吉海等. 數字通信系統建模與設計. 電子工業出版社. 20044丁玉美,高西全. 數字信號處理（第二版）.西安電子科技大學出版社. 2001附錄：控制電路vhdl 源文件-2010 課程設計-pcm編碼芯片tp3067控制-library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity pcm_c

20、on is port ( clk : in std_logic; -8.192mhz時鐘輸入-cp_out : out std_logic; -2.045mhz時鐘輸出- pcm_in : in std_logic; -pcm波輸入 接收通道- pcm_out : out std_logic; -pcm波輸出 發送同道- to_dx : in std_logic; -接3067 編碼輸出端- incode : out std_logic; -8khz編碼幀同步信號- incode_en : in std_logic; -編碼允許信號- code_in : in std_logic_vector

21、(7 downto 0); -設定編碼幀同步碼- -為進一步避免系統誤解碼,提高抗干擾能力可以增加幀同步碼位數-end pcm_con;architecture behavioral of pcm_con issignal clk_sys : std_logic; -系統內部時鐘信號-signal sreg: std_logic_vector(7 downto 0); -8位移位寄存器-begincp_out = clk_sys; -2.045mhz時鐘信號輸出-process (clk) -2.045mhz系統時鐘進程- variable tem : integer range 0 to 1;beginif (clkevent and clk = 1) thenif tem =1 thentem := 0;elseclk_sys = not clk_sys;tem := tem + 1;end if; end if;end process; -時鐘信號= 1/4 外部時鐘-process (clk_sys) -編碼進程-variable tim : integer range 0 to 255; -編碼幀同步時鐘參量- begin if (clk_sysevent and clk_sy