1、燕山大學課 程 設 計 說 明 書題目： 搶答器 學院（系）： 電氣工程學院 年級專業(yè)： 08級電氣工程及其自動化 學 號：學生姓名： 指導教師： 教師職稱： 實驗師 燕山大學課程設計（論文）任務書院（系）：電氣工程學院 基層教學單位：電子實驗中心 學 號學生姓名專業(yè)（班級）08應電4班設計題目搶答器設計技術參數五人參賽，每人一個按鈕；主持人一個按鈕，按下開始，具有復位功能；搶中者對應的指示燈亮；顯示搶中者序號；有人搶答時，蜂鳴2s。設計要求用撥碼開關設定主持人及參賽者按鈕；用紅色信號指示燈組L1-L5表示對應參賽者指示燈；用點陣顯示搶中者序號。工作量學會使用Max+PlusII軟件、Veri

2、log HDL語言和實驗箱；獨立完成電路設計，編程下載、連接電路和調試；參加答辯并書寫任務書。工作計劃1. 了解EDA的基本知識，學習使用軟件Max+PlusII，下發(fā)任務書，開始電路設計；2. 學習Verilog HDL語言，用Verilog HDL進行程序設計3. 學習使用實驗箱，繼續(xù)電路設計；4. 完成電路設計；5. 編程下載、連接電路、調試和驗收；6. 答辯并書寫任務書。參考資料數字電子技術基礎.閻石主編.高等教育出版社.EDA課程設計A指導書.鄭兆兆等編.指導教師簽字基層教學單位主任簽字說明：此表一式四份，學生、指導教師、基層教學單位、系部各一份。2011年1月13日目 錄第一章 設

3、計說明41.1 設計思路41.2 模塊介紹4第二章 Verilog HDL設計源程序 5 第三章 波形仿真圖 13第四章 管腳鎖定及硬件連線 16 第五章 總結 17參考文獻 18 第一章 設計說明1.1 設計思路本次EDA課程設計的題目是搶答器。要求實現5人搶答功能；有人搶答時蜂鳴2S；用L1-L5表示對應參賽者指示燈；用點陣顯示搶中者序號。根據任務書的要求，當有第一個搶答信號時，將對應的端口置為高電平，同時產生鎖定信號將其余搶答者的信號屏蔽，端口連接紅色信號指示燈組L1-L5，同時作為蜂鳴器和點陣的輸入信號。當主持人復位按鈕按下時，將所有端口置零，即可開始下次搶答。當輸出端口q1至q5有信

4、號，即有人搶答時，給蜂鳴器高電平使其發(fā)聲，同時利用對clk的分頻控制延時，延時結束給蜂鳴器低電平。點陣模塊根據輸入的q1至q5信號，依次產生對應的點陣控制信號RA和ROW。本次設計包括clk，k1，k2，k3，k4，k5，reset六個輸入和q1，q2，q3，q4，q5，RA，ROW，flag八個輸出。其中RA，ROW為八位，7為高位，0為低位。q1至q5與紅色信號指示燈組L1-L5相連；RA、ROW與點陣的控制端RA、ROW相連；flag與SPKER相連。1.2模塊介紹本次課程設計的模塊包括搶答部分、點陣顯示部分和蜂鳴器部分。搶答部分利用always塊對每個clk的上升沿敏感，利用外層的if

5、語句判斷主持人按鈕reset是否按下，若沒有按下進入內層if語句，對5個搶答者的信號依次進行判定并產生輸出信號q1至q5及鎖定信號lock。理論上可分辨時間相差0.001秒的搶答信號，對于實際應用來說已經夠用了，提高clk頻率可以進一步提高分辨率。點陣顯示部分采用if循環(huán)，控制在每個clk的上升沿計數值加1，構成八進制計數器，得到點陣的掃描信號；if語句嵌套case語句將搶答者情況羅列出來，對ROW、RA依次進行賦值。蜂鳴器部分在每個clk的上升沿判斷是否有人搶答，若有信號轉入循環(huán)延時，同時蜂鳴器開始發(fā)聲，對1KHZ的clk進行分頻，延時結束后，蜂鳴器無聲。第2章 Verilog HDL設計源

6、程序頂層模塊：module qiangdaqi(clk,k1,k2,k3,k4,k5,reset,q1,q2,q3,q4,q5,RA,ROW,flag);input clk,k1,k2,k3,k4,k5,reset;output q1,q2,q3,q4,q5,flag;output7:0 RA,ROW;qiangda u1(.clk(clk),.k1(k1),.k2(k2),.k3(k3),.k4(k4),.k5(k5), .reset(reset),.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5);dianzhen u2(.clk(clk),.q1(q1),.q

7、2(q2),.q3(q3),.q4(q4),.q5(q5),.RA(RA),.ROW(ROW);bee u3(.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5),.clk(clk),.flag(flag);endmodule搶答模塊：module qiangda(clk,k1,k2,k3,k4,k5,reset,q1,q2,q3,q4,q5);input clk,k1,k2,k3,k4,k5,reset;output q1,q2,q3,q4,q5;reg q1,q2,q3,q4,q5,lock;always(posedge clk or posedge reset)

8、beginif(reset) /判斷主持人是否復位beginlock=0;q1=0;q2=0;q3=0;q4=0;q5=0;endelsebeginif(k1=1&lock=0) /1號選手搶答beginq1=1;lock=1;endelse if(k2=1&lock=0) /2號選手搶答beginq2=1;lock=1;endelse if(k3=1&lock=0) /3號選手搶答beginq3=1;lock=1;endelse if(k4=1&lock=0) /4號選手搶答beginq4=1;lock=1;endelse if(k5=1&lock=0) /5號選手搶答beginq5=1;l

9、ock=1;endendendendmodule點陣模塊：module dianzhen(clk,q1,q2,q3,q4,q5,RA,ROW);input clk,q1,q2,q3,q4,q5;output7:0 RA,ROW;reg7:0 RA,ROW,count;always(posedge clk)begincount=count+1; /循環(huán)，提供掃描控制信號if(count=9)count=1;if(q1) /控制點陣顯示“1”begincase(count)1:begin ROW=hfe;RA=h08; end2:begin ROW=hfd;RA=h18; end3:begin R

10、OW=hfb;RA=h38; end4:begin ROW=hf7;RA=h18; end5:begin ROW=hef;RA=h18; end6:begin ROW=hdf;RA=h18; end7:begin ROW=hbf;RA=h18; end8:begin ROW=h7f;RA=h3c; endendcaseendelse if(q2) /控制點陣顯示“2”begincase(count)1:begin ROW=hfe;RA=h3c; end2:begin ROW=hfd;RA=h04; end3:begin ROW=hfb;RA=h04; end4:begin ROW=hf7;RA

11、=h3c; end5:begin ROW=hef;RA=h20; end6:begin ROW=hdf;RA=h20; end7:begin ROW=hbf;RA=h20; end8:begin ROW=h7f;RA=h3c; endendcaseendelse if(q3) /控制點陣顯示“3”begincase(count)1:begin ROW=hfe;RA=h3c; end2:begin ROW=hfd;RA=h04; end3:begin ROW=hfb;RA=h04; end4:begin ROW=hf7;RA=h3c; end5:begin ROW=hef;RA=h04; end

12、6:begin ROW=hdf;RA=h04; end7:begin ROW=hbf;RA=h04; end8:begin ROW=h7f;RA=h3c; endendcaseendelse if(q4) /控制點陣顯示“4”begincase(count)1:begin ROW=hfe;RA=h08; end2:begin ROW=hfd;RA=h18; end3:begin ROW=hfb;RA=h38; end4:begin ROW=hf7;RA=h58; end5:begin ROW=hef;RA=hfe; end6:begin ROW=hdf;RA=h18; end7:begin R

13、OW=hbf;RA=h18; end8:begin ROW=h7f;RA=h3c; endendcaseendelse if(q5) /控制點陣顯示“5”begincase(count)1:begin ROW=hfe;RA=h7c; end2:begin ROW=hfd;RA=h40; end3:begin ROW=hfb;RA=h40; end4:begin ROW=hf7;RA=h7c; end5:begin ROW=hef;RA=h04; end6:begin ROW=hdf;RA=h04; end7:begin ROW=hbf;RA=h04; end8:begin ROW=h7f;RA

14、=h7c; endendcaseendelse /無人搶答或復位后，點陣無顯示begincase(count)1:begin ROW=hfe;RA=h00; end2:begin ROW=hfd;RA=h00; end3:begin ROW=hfb;RA=h00; end4:begin ROW=hf7;RA=h00; end5:begin ROW=hef;RA=h00; end6:begin ROW=hdf;RA=h00; end7:begin ROW=hbf;RA=h00; end8:begin ROW=h7f;RA=h00; endendcaseendendendmodule蜂鳴器模塊：m

15、odule bee(q1,q2,q3,q4,q5,clk,flag);input q1,q2,q3,q4,q5,clk;output flag;reg flag;reg15:0 x1;always(posedge clk)beginif(q1|q2|q3|q4|q5)&(x12001) /若有人搶答，開始計數x1=x1+1; if(q1|q2|q3|q4|q5) /無人搶答或復位，計數清零x1=0;endalwaysbeginif(x1=0|x1=2001) /時鐘信號采用1K，2000分頻后產生2S信號flag=0;elseflag=1;endendmodule第三章 波形仿真圖此波形圖對應

16、先搶答者為1號選手。此波形對應先搶答者為2號選手。此波形對應先搶答者為3號選手。此波形對應先搶答者為4號選手。此波形對應先搶答者為5號選手。第四章 管腳鎖定及硬件連線管腳鎖定情況如下：INPUT/OUTPUT端口名稱管腳號INPUT/OUTPUT端口名稱管腳號INPUTclkPin83OUTPUTflagPin38INPUTk1Pin39OUTPUTq1Pin75INPUTk2Pin40OUTPUTq2Pin85INPUTk3Pin41OUTPUTq3Pin87INPUTk4Pin44OUTPUTq4Pin89INPUTk5Pin45OUTPUTq5Pin92INPUTresetPin53OU

17、TPUTRA0Pin173OUTPUTROW0Pin174OUTPUTRA1Pin175OUTPUTROW1Pin176OUTPUTRA2Pin177OUTPUTROW2Pin179OUTPUTRA3Pin187OUTPUTROW3Pin189OUTPUTRA4Pin190OUTPUTROW4Pin191OUTPUTRA5Pin192OUTPUTROW5Pin193OUTPUTRA6Pin195OUTPUTROW6Pin196OUTPUTRA7Pin197OUTPUTROW7Pin198硬件連線情況如下：Pin83連接至箱上中頻組11號端作為clk；Pin173、175、177、187、190

18、、192、195、197分別作為RA0RA7連接至箱上點陣顯示信號接線組“COL1_8R(T)”；Pin174、176、179、189、191、193、196、198分別作為ROW07連接至箱上點陣顯示信號接線組“ROW1_8(T)”。其余輸入/輸出芯片內部都有定義，無須連線。 第五章 總結可以說，是這次EDA課程設計把我領進了EDA的大門。以前自己對EDA的理解僅限于利用Protel等軟件做出PCB版的傳統(tǒng)方法；通過這次課程設計，我接觸了一種全新的EDA方法，讓我受益匪淺。我在這次課程設計里學會了使用Max+Plus軟件，初步掌握了Verilog HDL語言。剛領到題目時發(fā)現搶答器的功能比較分散，于是采用了分模塊的設計方法，在編程的時候也發(fā)現了不少問題，可能是由于芯片的原因，編程時有些C常