集成電路設計基礎BasicofIntegratedCircuitDesign 電子信息工程系武斌 ScienceandTechnologyofElectronicInformation MOS管特性 第五章MOS場效應管的特性 ScienceandTechnologyofElectronicInformation 5 1MOS場效應管5 2MOS管的閾值電壓5 3體效應5 4MOSFET的溫度特性5 5MOSFET的噪聲5 6MOSFET尺寸按比例縮小5 7MOS器件的二階效應 MOS管特性 5 1 1MOS管伏安特性的推導 兩個PN結 1 N型漏極與P型襯底 2 N型源極與P型襯底 同雙極型晶體管中的PN結一樣 在結周圍產生了耗盡層 一個電容器結構柵極與柵極下面區域形成一個電容器 是MOS管的核心 MOS管特性 MOSFET的三個基本幾何參數 柵長 L 柵寬 W 氧化層厚度 toxLmin MOS工藝的特征尺寸 featuresize L影響MOSFET的速度 W決定電路驅動能力和功耗L和W由設計者選定 通常選取L Lmin 由此 設計者只需選取W MOS管特性 MOSFET的伏安特性 電容結構 當VGS0時P型區內的空穴被不斷地排斥到襯底方向 少子電子在柵極下的P型區域內就形成電子分布 建立起反型層 即N型層 當VGS VT時形成從漏極到源極的導電溝道 這時 柵極電壓所感應的電荷Q為 Q CVge式中Vge是柵極有效控制電壓 MOS管特性 非飽和時 溝道未夾斷 在漏源電壓Vds作用下 這些電荷Q將在 時間內通過溝道 因此有 為載流子速度 Eds Vds L為漏到源方向電場強度 Vds為漏到源電壓 為載流子遷移率 n 650cm2 V s 電子遷移率 NMOS p 240cm2 V s 空穴遷移率 PMOS 電荷在溝道中的渡越時間 MOS管特性 MOSFET的伏安特性方程 非飽和情況下 通過MOS管漏源間的電流Ids為 0 柵極 溝道間氧化層介電常數 4 5 0 0 88541851 10 11C V 1 m 1 Vge 柵級對襯底的有效控制電壓 MOS管特性 當Vgs VT Vds時 滿足 Ids達到最大值Idsmax 其值為Vgs VT Vds 意味著 Vge Vgs VT Vds Vgs Vds VT 0溝道夾斷 電流不會再增大 因而 這個Idsmax就是飽和電流 MOSFET飽和特性 MOS管特性 MOSFET特性曲線 在非飽和區呈線性電阻飽和區 Ids與Vds無關 與Vgs有關 MOS管特性 5 1 2MOSFET電容的組成 MOS電容是一個相當復雜的電容 具有多層介質 在柵極電極下面有一層SiO2介質 SiO2下面是P型襯底 最后是襯底電極 同襯底之間是歐姆接觸 MOS管的電容 MOS電容 1 當Vgs 0時 在Si表面和柵極之間 形成了平板電容器 其容量為 通常 ox 3 9 8 854 10 4F cm2 W為柵寬 L為柵極長 單位是cm2 tox是厚度 單位是cm MOS管的電容 SiO2和耗盡層介質電容 2 當Vgs 0時 MOS電容器可以看成兩個電容器的串聯 柵極上的正電荷排斥了Si中的空穴 在柵極下面的Si表面上 形成了一個耗盡區 耗盡區中空穴被趕走后剩下的固定的負電荷 分布在厚度為Xp的整個耗盡區內 而柵極上的正電荷則集中在柵極表面 基底接負極 以SiO2為介質的電容器 Cox以耗盡層為介質的電容器 CSi MOS管的電容 MOS電容 束縛電荷層厚度 耗盡層電容的計算方法同PN結的耗盡層電容的計算方法相同 利用泊松方程 將上式積分得耗盡區上的電位差 從而得出束縛電荷層厚度 式中NA是P型襯底中的摻雜濃度 為空間電荷密度 為電勢 MOS管的電容 MOS電容 耗盡層電容 是一個非線性電容 隨電位差的增大而減小 在耗盡層中束縛電荷的總量為 是耗盡層兩側電位差 的函數 耗盡層電容為 MOS管的電容 MOS電容 耗盡層電容特性 3 隨著Vgs的增大 耗盡層厚度Xp增大 耗盡層上的電壓降 就增大 因而耗盡層電容CSi就減小 耗盡層上的電壓降的增大 意味著Si表面能級的下降 一旦Si表面能級下降到P型襯底的費米能級 這時在Si表面 電子濃度與空穴濃度相等 成為本征半導體 半導體呈中性 若Vgs再增大 排斥掉更多的空穴 吸引了更多的電子 這時 Si表面的電子濃度超過了空穴的濃度 形成N反型層 耗盡層厚度的增加就減慢了 CSi的減小也減慢了 MOS管的電容 MOS電容 耗盡層電容特性 續 4當Vgs增加 達到VT值 Si表面電位的下降 能級下降已達到P型襯底的費米能級與本征半導體能級差的二倍 在形成的反型層中 電子濃度已達到原先的空穴濃度 顯然 耗盡層厚度達最大Xpmax CSi也不再減小 這樣就達到最小值Cmin 5當Vgs繼續增大 反型層中電子的濃度增加 來自柵極正電荷的電力線 部分落在這些電子上 落在耗盡層束縛電子上的電力線數目就有所減少 耗盡層電容將增大 兩個電容串聯后 C將增加 6當Vgs足夠大時 反型層中的電子濃度已大到能起到屏蔽作用 全部的電力線落在電子上 這時 反型層中的電子將成為一種鏡面反射 感應全部負電荷 于是 C Cox 電容曲線出現了凹谷形 MOS管的電容 MOS電容 凹谷特性 若測量電容的方法是逐點測量法 一種慢進程 那么將測量到這種凹谷曲線 MOS管的電容 5 1 3MOS電容的計算 MOS電容C源極和襯底之間結電容Csb漏極和襯底之間結電容Cdb柵極與漏極 源極擴散區間都存在著交迭 引出線之間雜散電容 都計入Cgs和Cgd MOS管的電容 MOS電容CG CD的討論計算 MOS電容CMOS CG CD 二極管接法 1 若Vgs VT 溝道未建立 MOS管漏源溝道不通 MOS電容C Cox 但C對Cd無貢獻 CG Cgs CoxCD Cdb溝道建立 MOS管導通 MOS電容是變化的 呈凹谷狀 這時MOS電容C對Cg Cd都有貢獻 它們的分配取決于MOS管的工作狀態 MOS管的電容 MOS電容的計算 CG Cgs C 2 3CD Cdb C 1 3 因為在非飽和狀態下 與柵極電荷成比例的溝道電流由Vgs和Vds的系數可知 柵極電壓Vgs與漏極電壓Vds對柵極電荷的影響力為2 1的關系 故貢獻將分別為2 3與1 3 MOS管的電容 2 若Vgs VT 若處于非飽和狀態 則按1 3與2 3分配 即 CMOS MOS電容的計算 若處于飽和狀態 則表明溝道電荷已與Vds無關 那么 CG Cgs C 2 3 CD Cdb 0 實際上在飽和狀態下 溝道長度受到Vds的調制 當Vds增加時 漏端夾斷區耗盡層長度L 增大 有效溝道長度L L 變小 Ids增加 然而 L 的增大使得漏極耗盡層寬度有所增加 增大了結電容 故 CD Cdb 0 Cdb MOS管的電容 CrossviewofparasiticcapacitorofTSMC 0 35umCMOStechnology 深亞微米CMOSIC工藝的寄生電容 MOS管的電容 Cap N Act P Act PolyM1M2M3UnitsArea sub 5269378325108aF um2Area poly 541811aF um2Area M1 4617aF um2Area M2 49aF um2Area N act 3599aF um2Area P act 3415aF um2Fringe sub 249261aF um 深亞微米CMOSIC工藝的寄生電容 af 10 18F MOS管的電容 5 2MOSFET的閾值電壓VT VT就是將柵極下面的Si表面從P型Si變為N型Si所必要的電壓 它由兩個分量組成 即 VT Us VoxUs Si表面電位 Vox SiO2層上的壓降 閾值電壓VT Us的計算 電壓Us與襯底濃度Na有關 在半導體理論中 P型半導體的費米能級是靠近滿帶的 而N型半導體的費米能級則是靠近導帶的 要想把P型變為N型 外加電壓必須補償這兩個費米能級之差 25 閾值電壓VT 摻雜濃度Na越大 VT就越大 已知p型半導體 Vox的計算 Vox根據從金屬到氧化物到Si襯底Xm處的電場分布曲線導出 Q C 閾值電壓VT Cox越小 VT就越大即tOX越厚 VT越大 已知Qox Qsi 且 2KTln Na ni 在工藝環境確定后 MOS管的閾值電壓VT主要決定1 襯底的摻雜濃度Na 濃度大則VT小 2 Cox C大則電荷影響小 所以tOX很小100nm VT的理想計算公式 閾值電壓VT 5 3MOSFET的體效應 一般認為Vgs是加在柵極與襯底之間的 通常 襯底是接地的 但源極未必接地 實際上 在許多場合源極與襯底并不連接在一起 源極不接地時對VT值的影響稱為體效應 BodyEffect 導致 VB VT MOSFET體效應 閾值電壓隨源極 襯底電壓的變化 某一CMOS工藝條件下 NMOS閾值電壓隨源極 襯底電壓的變化曲線 MOSFET體效應 MOSFET的溫度特性主要來源于溝道中載流子的遷移率 和閾值電壓VT隨溫度的變化 T gm T ni VT VT T 2 4 mV C 5 4MOSFET的溫度特性 MOS管特性 MOSFET的噪聲來源主要由兩部分 熱噪聲 thermalnoise 閃爍噪聲 flickernoise 1 f noise 5 5MOSFET的噪聲 MOS管特性 有源器件的噪聲特性對于小信號放大器和振蕩器等模擬電路的設計是至關重要的 所有FET MOSFET MESFET等 的1 f噪聲都高出相應的BJT的1 f噪聲約10倍 這一特征在考慮振蕩器電路方案時必須要給予重視 熱噪聲 是由溝道內載流子的無規則熱運動造成的 通過溝道電阻生成熱噪聲電壓veg T t 其等效電壓值可近似表達為 Df為所研究的頻帶寬度 T是絕對溫度 設MOS模擬電路工作在飽和區 gm可寫為 結論 增加MOS的柵寬和偏置電流 可減小器件的熱噪聲 MOS管特性 閃爍噪聲 flickernoise 1 f noise 形成機理 溝道處SiO2與Si界面上電子的充放電 閃爍噪聲的等效電壓值 系數K2典型值為3 1024V2F Hz 因為 1 所以閃爍噪聲被稱之為1 f噪聲 電路設計時 增加柵寬W 可降低閃爍噪聲 MOS管特性 5 6MOSFET尺寸按比例縮小 Scaling down MOSFET尺寸縮小對器件性能的影響 飽和區 結論1 L Ids tox Ids L tox Ids 減小L和tox引起MOSFET的電流控制能力提高 結論2 W Ids P 減小W引起MOSFET的電流控制能力和輸出功率減小 結論3 L tox W Ids C AMOS 同時減小L tox和W 可保持Ids不變 但導致器件占用面積減小 集成度提高 總結論 縮小MOSFET尺寸是VLSI發展的總趨勢 Scaling down MOSFET尺寸縮小對器件性能的影響 減小L引起的問題 L Vds C Ech Vdsmax 即在Vds Vdsmax不變的情況下 減小L將導致擊穿電壓降低 解決方案 減小L的同時降低電源電壓VDD 降低電源電壓的關鍵 降低開啟電壓VT Scaling down Scaling down 縮小尺寸后 柵長 閾值電壓 與電源電壓對比 降低VT的方法 1 降低襯底中的雜質濃度 采用高電阻率的襯底 2 減小SiO2介質的厚度tox 2MOSFET的動態特性影響 Ids Ids Vgs R Rmetal Rpoly Si RdiffC Cgs Cgd Cds Cgb Csb Cdb Cmm CmbCg Cgs Cgd Cgb 關鍵電容值 其等效于一個含有受控源Ids的RC網絡 MOSFET的動態特性 即速度 取決于RC網絡的充放電的快慢 進而取決于電流源Ids的驅動能力 即跨導的大小 RC時間常數的大小 充放電的電壓范圍 即電源電壓的高低 Scaling down MOSFET的速度可以用單級非門 反相器 的時延 D來表征 Scaling down L W tox Ids R VDD 速度的影響 R基本不變 但是C減小 D減小 結論 器件尺寸連同VDD同步縮小 器件的速度提高 Scaling down 3MOSFET的跨導gm L 0 MOSFET的跨導gm的定義為 MOSFETI V特性求得 MOSFET的優值 Scaling down 5 7MOS器件的二階效應 隨著MOS工藝向著亞微米 深亞微米的方向發展 必須考慮 二階效應出于兩種原因 1 當器件尺寸縮小時 電源電壓還得保持為5V 于是 平均電場強度增加了 引起了許多二次效應 2 當管子尺寸很小時 這些小管子的邊緣相互靠在一起 產生了非理想電場 也嚴重地影響了它們的特性 MOS管二階效應 4L和W的變化 MOS器件模型二階效應 另外 在氧化區的下面稱為場注入區 fieldimplant 的P 區 其Na值較大 其連接P基底 目的是提高了寄生MOS管的開啟電壓 利用反向用來控制表面的漏電流 MOS管二階效應 場區是由一層很厚的SiO2形成的 多晶硅或鋁線在場氧化區上面穿過 其Cox很小 開啟電壓VT VDD不會產生寄生MOS管 場注入 結論 一個很厚的氧化區和一個注入區 給工藝制造帶來了新的問題 L和W的變化 由于制造誤差真正器件中的L W并不是原先版圖上所定義的L W 如圖所示 氧化區具有鳥嘴形 birdbeak W Wdrawn 2 W 影響了VT MOS管二階效應 集成電路制造過程中 先用有源區的mask 在場區外生成一個氮化硅的斑區 然后 再以這個斑區作為implantmask 注入P 區 最后 以這個斑區為掩膜生成氧化區 然而 在氧化過程中 氧氣會從斑區的邊沿處滲入 造成了Birdbeak 注入區P 是先做好的 在高溫氧化時 這個P 區中的雜質也擴散了 侵入到管子區域 改變了襯底的濃度Na 影響了開啟電壓 同時 擴散電容也增大了 N 區與P 區的擊穿電壓降低 L的變化 柵極長度L不等于原先版圖上所繪制的Ldrawn 減小了是在蝕刻 etching 過程中 多晶硅 Ploy 被腐蝕掉了 擴散區延伸進去 兩邊合起來延伸了2 Ldiff 故L Ldrawn 2 Lpoly 2 Ldiff這2 Ldiff是重疊區 也增加了結電容 Cgs W LdiffCo Cgd W LdiffCo式中Co是單位面積電容 MOS管二階效應 Ldrawn是圖上繪制的柵極長度 Lfinal是加工完后的實際柵極長度 Lfinal Ldrawn 2 Lpoly 5遷移率的退化 二階效應 MOS遷移率 并不是常數 從器件的外特性來看 至少有三個因素影響 值 它們是 溫度T 垂直電場Ev 水平電場Eh 可以表示為 0 T fv Vg Vs Vd fh Vg Vs Vd MOS管二階效應 式中 0 T 是溫度的函數 0 T kT M fv是垂直電場的退化函數 fh是水平電場的退化函數 遷移率的退化 1 特征遷移率 0 0與制造工藝密切相關 0還與溫度T有關 溫度升高時 0就降低 如果從25 增加到100 0將下降一半 MOS管二階效應 在半導體Si內一般認為 M值是處在1 5 2之間 0的典型值為 N溝道MOS管 0 600cm2 V S P溝道MOS管 0 250cm2 V S 2 遷移率 的退化還與電場強度有關 通常 將隨Ev 垂直 Eh 水平 而退化 遷移率的退化 水平電場對 的影響 比垂直電場大得多 因為水平電場將加速載流子運動 當載流子速度被加速到一個大的數值 水平速度會飽和 一般來講 N型Si的 0遠大于P型Si的 0 約2 5倍 然而當電場增強時 這個差距就縮小 當電場強到一定程度 N管與P管達到同一飽和速度 得到同一個 值 它與摻雜幾乎無關 這兩種載流子的飽和速度是相同的 這并不是P型器件得到改進 而是N型器件有所退化 Vc是臨界電壓 Vc ctox c是臨界電場 c 2 105V cm 垂直 值退化大約為25 50 MOS管二階效應 退化函數 6溝道長度調制 二階效應 當VDS增大時 MOS管的漏端溝道被夾斷并進入飽和 VDS進一步增大 該夾斷點向源區移動 從而使溝道的有效長度減小 于是溝道中水平電場增強了 增加了電流 這就是溝