第三章組合邏輯電路

3.2常用中規模集成組合邏輯電路

3.2.5全加器主講人：黃麗亞圖3.2.361.四位串行進位全加器例：實現兩個4位二進制數A3A2A1A0和B3B2B1B0的相加。圖3.2.38(b)簡化符號2.四位超前進位全加器74283

由于Si=Ai⊕Bi⊕Ci-1

Ci=AiBi+AiCi-1+BiCi-1

則S0=A0⊕B0⊕CI=f0(A0,B0,CI)C0=A0B0+A0CI+B0CI=g0(A0,B0,CI)圖3.2.38(b)簡化符號2.四位超前進位全加器則S0=A0⊕B0⊕CI=f0(A0,B0,CI)C0=A0B0+A0CI+B0CI=g0(A0,B0,CI)S1=A1⊕B1⊕C0=f0(A1,B1,C0)=f0(A1,B1,g0(A0,B0,CI))=f1(A1,B1,A0,B0,CI)圖3.2.38(b)簡化符號2.四位超前進位全加器則S0=A0⊕B0⊕CI=f0(A0,B0,CI)C0=A0B0+A0CI+B0CI=g0(A0,B0,CI)C1=A1B1+A1C0+B1C0=g0(A1,B1,C0)=g1(A1,B1,A0,B0,CI)圖3.2.38(b)簡化符號2.四位超前進位全加器C1=A1B1+A1C0+B1C0=g0(A1,B1,C0)=g1(A1,B1,A0,B0,CI)S3=f3(A3,A2,A1,A0,B3,B2,B1,B0,CI)C3=g3(A3,A2,A1,A0,B3,B2,B1,B0,CI)74283邏輯圖

只需經過3-4級門電路的延遲時間，等價于1位全加器的時間延遲。

在加法運算前，根據進位COi是Ai-1,Ai-2,......,A0、Bi-1,Bi-2,......,B0和CI的函數關系得到每個位的進位CIi，這樣一次就可以完成整個加法運算。例：試用兩片4位超前進位加法器74283構成一個8位加法器。解：低位芯片的高位進位輸出端接高位芯片的低位進位輸入端。高位低位當相加結果S3S2S1S0為1010時，應進行加6修正。解：分析：當小數部分大于4時，整數部分應加1，即A3A2A1A0＋1COS3S2S1S0例3.2.7已知8421BCD碼表示的十進制數(A3A2A1A0.a3a2a1a0)8421BCD，

試用中規模集成組合邏輯器件和部分門電路設計一個電路將小數部分四舍五入。3.全加器的應用舉例整數部分小數部分解：選擇芯片：7485和74283。7485實現小數部分與4的比較，74283實現整數部分加1和修正（加6）功能。加1加6例3.2.7已知8421BCD碼表示的十進制數(A3A2A1A0.a3a2a1a0)8421BCD，

試用中規模集成組合邏輯器件和部分門電路設計一個電路將小數部分四舍五入。解：什么時候加1？當小數部分大于4時，即a3a2a1a0>4時

，整數部分加1。加6例3.2.7已知8421BCD碼表示的十進制數(A3A2A1A0.a3a2a1a0)8421BCD，

試用中規模集成組合邏輯器件和部分門電路設計一個電路將小數部分四舍五入。解：什么時候加6？加1后需要修正時。

設計“修正”電路F。必須同時滿足兩個條件：(1)a3a2a1a0>4;(2)A3A2A1A0=1001;F1F2F=F1F2F1修正邏輯電路F00例3.2.7已知8421BCD碼表示的十進制數(A3A2A1A0.a3a2a1a0)8421BCD，

試用中規模集成組合邏輯器件和部分門電路設計一個電路將小數部分四舍五入。函數F2真值表F2=A3A0F1F=F1F2=F1

A3

A0修正邏輯電路F00F=F1F2=F1