數字邏輯電路與或式與非－與非式與或非式或與式或非－或非式與或式——————

與非－與非式兩次取反或與式——————

或非－或非式————

與或非式兩次取反摩根律第2頁,共46頁，星期六，2024年，5月4.2組合邏輯電路的設計電路設計的任務就是根據功能設計電路。一般按如下步驟進行：

(1)將文字描述的邏輯命題變換為真值表，這是十分重要的一步。作出真值表前要仔細分析解決邏輯問題的條件，作出輸入、輸出變量的邏輯規定，然后列出真值表。

(2)進行函數化簡，化簡形式應依據選擇什么門而定。

(3)根據化簡結果和選定的門電路，畫出邏輯電路。第3頁,共46頁，星期六，2024年，5月

例4

設計三變量表決器，其中A具有否決權。

解第一步：列出真值表。設A、B、C分別代表參加表決的邏輯變量，F為表決結果。對于變量我們作如下規定：A、B、C為1表示贊成，為0表示反對。F=1表示通過，F=0表示被否決。真值表如表4-4所示。第二步：函數化簡。我們選用與非門來實現。畫出卡諾圖，其化簡過程如圖4-6(a)所示，邏輯電路如圖4-6(b)所示。第4頁,共46頁，星期六，2024年，5月表4–4例4真值表ABCF00001111001100110101010100000111第5頁,共46頁，星期六，2024年，5月圖4–6例4化簡過程及邏輯圖第6頁,共46頁，星期六，2024年，5月

例5

設計一個組合電路，將8421BCD碼變換為余3代碼。

解這是一個碼制變換問題。由于均是BCD碼，故輸入輸出均為四個端點，其框圖如圖4-7所示。按兩種碼的編碼關系，得真值表如表4-5所示。圖4–7碼制變換電路框圖第7頁,共46頁，星期六，2024年，5月表4–58421BCD碼變換為余3代碼真值第8頁,共46頁，星期六，2024年，5月

由于8421BCD碼不會出現1010~1111這六種狀態，故當輸入出現這六種狀態時，輸出視為無關項。化簡過程如圖4-8所示。圖4-9是轉換電路的邏輯圖，化簡函數為：第9頁,共46頁，星期六，2024年，5月圖4–8例5化簡過程第10頁,共46頁，星期六，2024年，5月圖4–9例5邏輯圖第11頁,共46頁，星期六，2024年，5月常用中規模組合邏輯部件的原理和應用表4–6集成電路的劃分Medium-ScaleIntegration

第12頁,共46頁，星期六，2024年，5月4.3.1半加器與全加器1.半加器設計圖4–10半加器框圖第13頁,共46頁，星期六，2024年，5月表4–7半加器真值表ABSCi+10001101100101001(1)列出真值表(2)函數表達式及化簡第14頁,共46頁，星期六，2024年，5月圖4–11半加器邏輯圖(3)邏輯電路實現第15頁,共46頁，星期六，2024年，5月2.全加器設計圖4-12全加器框圖第16頁,共46頁，星期六，2024年，5月表4–8全加器真值表Ai

Bi

CiSi

Ci+10000010100111001011101110010100110010111(1)列出真值表第17頁,共46頁，星期六，2024年，5月函數變換過程如下：(2)函數表達式及化簡第18頁,共46頁，星期六，2024年，5月由Si、C

i+1式組成的邏輯電路如圖4-13所示。圖4–13用異或門構成全加器(3)邏輯電路實現第19頁,共46頁，星期六，2024年，5月圖4–14用與或非門組成全加器第20頁,共46頁，星期六，2024年，5月4.全加器的應用

例6

試用全加器構成二進制減法器。

解利用“加補”的概念，即可將減法用加法來實現，圖4-18即為全加器完成減法功能的電路。圖4–18全加器實現二進制減法電路第21頁,共46頁，星期六，2024年，5月

例7

試用全加器完成二進制的乘法功能。解以兩個二進制數相乘為例。乘法算式如下：第22頁,共46頁，星期六，2024年，5月圖4–19利用全加器實現二進制的乘法第23頁,共46頁，星期六，2024年，5月

例8

試用四位全加器構成一位8421碼的加法電路。解兩個8421碼相加，其和仍應為8421碼，如不是8421碼則結果錯誤。如第24頁,共46頁，星期六，2024年，5月

產生錯誤的原因是8421BCD碼為十進制，逢十進一，而四位二進制是逢十六進一，二者進位關系不同，當和數大于9時，8421BCD應產生進位，而十六進制還不可能產生進位。為此，應對結果進行修正。當運算結果小于等于9時，不需修正或加“0”，但當結果大于9時，應修正讓其產生一個進位，加0110即可。如上述后兩種情況：第25頁,共46頁，星期六，2024年，5月故修正電路應含一個判9電路，當和數大于9時對結果加0110，小于等于9時加0000。除了上述大于9時的情況外，如相加結果產生了進位位，其結果必定大于9，所以大于9的條件為第26頁,共46頁，星期六，2024年，5月圖4–20大于9的化簡第27頁,共46頁，星期六，2024年，5月圖4–21一位8421BCD碼加法器電路圖第28頁,共46頁，星期六，2024年，5月

例9

試采用四位全加器完成8421BCD碼到余3代碼的轉換。

解由于8421BCD碼加0011即為余3代碼，所以其轉換電路就是一個加法電路，如圖4-22所示。圖4-22用全加器構成8421BCD碼到余3代碼的轉換電路第29頁,共46頁，星期六，2024年，5月

例10

用全加器實現BCD/B的變換。解現以兩位8421BCD碼轉換為二進制碼為例，設十位數的8421BCD碼為B80,B40,B20,B10，個位數的BCD碼為B8,B4,B2,B1，則兩位十進制數的8421BCD碼為式中B為二進制的數符(0，1)；下標為權值。將上式按權展開，則第30頁,共46頁，星期六，2024年，5月為找出與二進制數的關系將上式整理得考慮低位相加時會向高位產生進位位，2#+n前的系數有如下關系：第31頁,共46頁，星期六，2024年，5月其中：D0=B1

D1=B10+B2 產生進位位C1D2=B20+B4+C1 產生進位位C2D3=B40+B10+B8+C2 產生進位位產生進位位產生進位位第32頁,共46頁，星期六，2024年，5月圖4–23用兩個四位全加器組成兩位BCD轉 換為二進制代碼的電路圖第33頁,共46頁，星期六，2024年，5月例13

用譯碼器設計兩個一位二進制數的全加器。解由表4-8(全加器真值表)可得第34頁,共46頁，星期六，2024年，5月圖4–44用3-8譯碼器組成全加器第35頁,共46頁，星期六，2024年，5月

例14

用4-10譯碼器(8421BCD碼譯碼器)實現單“1”檢測電路。解單“1”檢測的函數式為第36頁,共46頁，星期六，2024年，5月圖4–45單“1”檢測電路第37頁,共46頁，星期六，2024年，5月

例18

用數據選擇器實現三變量多數表決器。三變量多數表決器真值表及八選一數據選擇器功能如表4-17所示。則A2A1A0FDi00000101001110010111011100010111D0D1D2D3D4D5D6D7表4–17真值表第38頁,共46頁，星期六，2024年，5月與四選一方程對比由公式確定Di如下：為使F′=F則令第39頁,共46頁，星期六，2024年，5月圖4–55例18電路連接圖第40頁,共46頁，星期六，2024年，5月(2)卡諾圖法。此法比較直觀且簡便，其方法是：首先選定地址變量；然后在卡諾圖上確定地址變量控制范圍，即輸入數據區；最后由數據區確定每一數據輸入端的連接。

例19

用卡諾圖完成例18。

解由真值表得卡諾圖如圖4-56所示，選定A2A1為地址變量。在控制范圍內求得Di數：D0=0,D1=A0,D2=A0,D3=1。結果與代數法所得結果相同。第41頁,共46頁，星期六，2024年，5月圖4–56卡諾圖確定例18Di端第42頁,共46頁，星期六，2024年，5月

卡諾圖變量數稱維數，將某些變量移入方格內可減少維數，稱降維圖。降一維（b）降維圖法例1：

1

11

10001111001BCAC

CC

C0 101BA將C變量移入方格內AB＝00，C＝0，S＝0C＝1，S＝1S＝CAB＝01，C＝0，S＝1C＝1，S＝0S＝CAB＝10，C＝0，S＝1C＝1，S＝0S＝CAB＝11，C＝0，S＝0C＝1，S＝1S＝C第43頁,共46頁，星期六，2024年，5月C

CC

C0 101BAD0D1D2D30 101BA可知用4選1實現S，有邏輯圖A1FA04選1D0D1