實(shí)驗(yàn)三

鍵控走馬燈

1.實(shí)驗(yàn)?zāi)康?/p>

◆初步掌握用VerilogHDL硬件描述語言編寫程序。

◆掌握ISE9.1i綜合工具的使用。

◆掌握ModelSimSE6.2b仿真工具的使用。

◆掌握引腳分配方法。

◆掌握J(rèn)TAG下載工具的使用。

2.實(shí)驗(yàn)內(nèi)容

本實(shí)驗(yàn)要求以EZBoard為開發(fā)板，完成邏輯設(shè)計(jì)后并下板測(cè)試。實(shí)現(xiàn)功能為：一只pb鍵作為復(fù)位鍵，另一只pb鍵作為開始、暫停和取反鍵，按一下pb鍵為開始，LED發(fā)光二極管依次熄滅，循環(huán)顯示，亮滅占空比為500ms，再按一下pb鍵為暫停，長(zhǎng)按pb鍵三秒后，LED燈按位取反。EZBoard開發(fā)板上的晶振頻率為4MHz，按鍵pb(1)～pb(4)在按下時(shí)為低電平，LED1、LED2、…、LED10這10個(gè)LED燈高電平點(diǎn)亮，低電平熄滅。

設(shè)計(jì)的端口連接如圖T3.1所示，方框里的名稱為設(shè)計(jì)模塊中定義的名稱(此名稱是本實(shí)驗(yàn)參考程序中定義的名稱)，方框外的名稱為對(duì)應(yīng)EZBoard開發(fā)板上的器件名稱。圖T3.1鍵控走馬燈端口連接要完成此實(shí)驗(yàn)，應(yīng)按照下面的步驟一步一步進(jìn)行。

(1)使用ISE9.1i新建工程項(xiàng)目。

(2)使用ISE9.1i文本編輯器進(jìn)行電路邏輯設(shè)計(jì)。

(3)使用ISE9.1i綜合工程項(xiàng)目。

(4)使用ISE9.1i文本編輯器編寫測(cè)試文件。

(5)使用ModelSimSE6.2b工具進(jìn)行仿真測(cè)試。

(6)使用ISE9.1i工具進(jìn)行引腳分配、布線并生成下載的jed文件。

(7)通過JTAG下載線將PC機(jī)與EZBoard板卡連接起來，使用ISE9.1i的iMPACT工具將jed文件下載至EZBoard板卡上。

(8)通過按鍵，驗(yàn)證EZBoard板卡上10只LED燈的熄滅情況，以此來驗(yàn)證邏輯設(shè)計(jì)的正確性。

3.實(shí)驗(yàn)步驟

(1)建立ISE工程。

具體步驟如下：

①打開ISE9.1i，選擇“開始”→“程序”→“XilinxISE9.1i”→“ProjectNavigator”(或者直接雙擊桌面圖標(biāo)啟動(dòng)ISE)。

②新建一個(gè)工程項(xiàng)目，選擇菜單命令“File”→“NewProject”(如果打開ISE后，上面已經(jīng)有存在的工程項(xiàng)目，請(qǐng)選擇“File”→“CloseProject”)，如圖T3.2所示。圖T3.2新建工程圖T3.3新建工程向?qū)Б茉趶棾龅摹癉eviceProperties”對(duì)話框中選擇FPGA的型號(hào)、仿真工具和硬件描述語言類型，如圖T3.4所示。

●

Family:XC9500XLCPLDs。

●

Device:XC95144XL。

●

Package:TQ100。

●

Speed:–10。

●

SynthesisTool:XST(VHDL/Verilog)。

●

Simulator:Modelsim-SEVerilog。

●

PreferredLanguage:Verilog(如果是VHDL語言用戶，請(qǐng)選擇VHDL)。圖T3.4“DeviceProperties”對(duì)話框⑤點(diǎn)擊“Next”按鈕，彈出“CreateNewSource”對(duì)話框，如圖T3.5所示。圖T3.5“CreateNewSource”對(duì)話框⑥點(diǎn)擊“Next”按鈕，彈出“AddExistingSources”對(duì)話框，如圖T3.6所示。圖T3.6“AddExistingSources”對(duì)話框⑦點(diǎn)擊“Next”按鈕，在彈出的“ProjectSummary”對(duì)話框中點(diǎn)擊“Finish”按鈕，完成工程項(xiàng)目的建立，如圖T3.7所示。圖T3.7“ProjectSummary”對(duì)話框

(2)使用文本編輯形式完成對(duì)電路功能的描述，并完成綜合。

具體步驟如下：

①在新建工程向?qū)瓿梢院螅c(diǎn)擊“New”按鈕，如圖T3.8所示。圖T3.8點(diǎn)擊“New”按鈕②在出現(xiàn)的“New”對(duì)話框里選擇“TextFile”，點(diǎn)擊“OK”按鈕，如圖T3.9所示。圖T3.9選擇“TextFile”③此時(shí)在新建的文本對(duì)話框中，?按照本實(shí)驗(yàn)的功能說明，用VerilogHDL或VHDL語言完成此實(shí)驗(yàn)功能的邏輯編程。

④待程序設(shè)計(jì)完成后，選擇菜單“File”→“SaveAs”保存文件，在“文件名”里填寫要保存文件的名字(這里以lab3.v為例)，然后點(diǎn)擊“保存”按鈕，如圖T3.10所示。圖T3.10保存文件⑤在工程項(xiàng)目的“Sources”窗口中右擊“xc95144xl-10TQ100”，選擇“AddSource…”，如圖T3.11所示。圖T3.11加入源代碼⑥通過上一步驟會(huì)出現(xiàn)“AddExistingSourecs”對(duì)話框，在此對(duì)話框中選擇lab3.v文件，點(diǎn)擊“打開”按鈕，如圖T3.12所示。圖T3.12選擇源代碼⑦在隨后出現(xiàn)的“AddingSourceFiles…”對(duì)話框中點(diǎn)擊“OK”按鈕，如圖T3.13所示。圖T3.13添加源文件⑧在工程項(xiàng)目的“Sources”窗口中，單擊lab3.v，在工程項(xiàng)目的資源操作窗口(Processes)中展開“ImplementDesign”，雙擊“Synthesize–XST”，進(jìn)行綜合，綜合完成后如圖T3.14所示。圖T3.14綜合設(shè)計(jì)注意：綜合完成后，在“Synthesize-XST”上會(huì)顯示一個(gè)小圖標(biāo)，表示該步驟的完成情況。有些警告是可以忽略的。圖標(biāo)的含義如下：

●“對(duì)號(hào)”表示該操作步驟成功完成。

●“嘆號(hào)”表示該操作步驟雖完成，但有警告信息。

●“叉號(hào)”表示該操作步驟因錯(cuò)誤而未完成。

如果編寫的程序有錯(cuò)誤，可查看“errors”窗口里的提示信息，并修改相應(yīng)的錯(cuò)誤代碼，然后保存，再進(jìn)行綜合。

(3)使用ModelSimSE6.2b仿真工具對(duì)電路進(jìn)行前仿真測(cè)試。具體步驟如下：

①在ISEProjectNavigator中，選擇菜單“File”→“New”,在出現(xiàn)的“New”對(duì)話框中選擇“TextFile”，點(diǎn)擊“OK”按鈕，此時(shí)在新建的文本對(duì)話框里編寫仿真程序。

②待編寫完仿真程序后，選擇菜單“File”→“SaveAs”，在出現(xiàn)的保存文本對(duì)話框的“文件名”中輸入lab3_tp.v，然后點(diǎn)擊“保存”按鈕。

③在ISEProjectNavigator中，選擇菜單“Project”→“AddSource”，指向上一步驟保存的lab3_tp.v文件夾目錄，選擇lab3_tp.v文件，點(diǎn)擊“打開”按鈕。在彈出的“AddingSourceFiles…”對(duì)話框中，點(diǎn)擊“OK”按鈕，如圖T3.15所示。圖T3.15添加仿真文件④在工程項(xiàng)目的“Sources”窗口中，確保“Sourcesfor”的選項(xiàng)為“BehavioralSimulation”，如圖T3.16所示。圖T3.16確認(rèn)選中“BehavioralSimulation”⑤在工程項(xiàng)目的“Sources”窗口中，選中工程的頂層文件lab3_tp.v(注意這很關(guān)鍵，不然仿真的波形出不來)，然后展開工程的資源操作窗口(Processes)里的“ModelSimSimulator”選項(xiàng)，雙擊“SimulateBehavioralModel”，如圖T3.17所示。之后會(huì)出現(xiàn)進(jìn)入“ModelSimSE6.2b”仿真環(huán)境，如圖T3.18所示。圖T3.17雙擊“SimulateBehavioralModel”圖T3.18進(jìn)入“ModelSimSE6.2b”仿真環(huán)境⑥進(jìn)入ModelSimSE后，觀察在“wave-default”窗口中有沒有出現(xiàn)不想觀看波形的端口，如果有此端口，請(qǐng)?jiān)诖硕丝谏宵c(diǎn)鼠標(biāo)右鍵，選擇“Delete”選項(xiàng)，如圖T3.19所示。圖T3.19“wave-default”窗口刪除此端口后，就將需要觀察的寄存器或者wire型變量添加到觀察窗口中，在“Workspace”窗口中選擇“uut”，然后在“Objects”窗口中選擇想要觀看波形的端口，再在此端口上右鍵選擇“AddtoWave”→“SelectedSignals”，如圖T3.20所示。圖T3.20添加觀察變量⑦在工具欄的紅色標(biāo)記編輯框中設(shè)置仿真時(shí)間，如圖T3.21所示，時(shí)間自行設(shè)定，建議設(shè)置為500ms。圖T3.21設(shè)置仿真時(shí)間⑧點(diǎn)擊工具欄中紅色標(biāo)記框內(nèi)的按鈕，開始仿真，如圖T3.22所示。圖T3.22開始仿真圖T3.23時(shí)序波形圖T3.24雙擊“AssignPackagePins”②在出現(xiàn)的“ProjectNavigator”對(duì)話框里，點(diǎn)擊“Yes”按鈕，如圖T3.25所示。圖T3.25確定配置引腳③在XilinxPACE中瀏覽“DesignObjectList-I/OPins”窗口，在Loc中輸入對(duì)應(yīng)的引腳。圖T3.26為配置好的此實(shí)驗(yàn)的引腳圖表。圖T3.26參考“l(fā)ab3_ucf.txt”文件配置引腳④在XilinxPACE窗口中，選擇“File”→“Save”。在出現(xiàn)的“BusDelimiter”對(duì)話框里，選擇默認(rèn)的“XSTDefault”形式，點(diǎn)擊“OK”按鈕，如圖T3.27所示。圖T3.27“BusDelimiter”對(duì)話框⑤關(guān)閉XilinxPACE窗口。在工程的資源操作窗口(Processes)里雙擊“ImplementDesign”，進(jìn)行布局布線并生成jed下載文件，如圖T3.28所示。圖T3.28進(jìn)行布局布線注意：布局布線完成后，如有錯(cuò)誤出現(xiàn)，請(qǐng)查看芯片類型和引腳配置是否正確。

(5)接通板卡電源和JATG下載線，并下載jed程序到板卡上進(jìn)行測(cè)試。

具體步驟如下：

①用JTAG-USB下載線將PC機(jī)與EZBoard板卡JTAG接口連接起來，具體連線如圖T3.29所示。

②展開“GenerateProgrammingFile”，雙擊“ConfigureDevice(iMPACT)”，如圖T3.30所示。在出現(xiàn)“iMPACT-WelcometoiMPACT”對(duì)話框后，單擊“Finish”按鈕，如圖T3.31所示。圖T3.29JTAG下載線與EZBoard板卡JTAG接口連接圖圖T3.30啟動(dòng)iMPA