第11章組合邏輯電路11.1門電路的基本概念11.2集成邏輯門電路11.3邏輯代數11.4組合邏輯電路的分析和設計11.5常用的組合邏輯芯片小結習題

11.1門電路的基本概念

11.1.1數制

1．計數體制

數制是一種計數的體制。阿拉伯人創造出了“逢十進一”的十進制計數體制，實際上，人類根據生活的需要還采用了很多其他進制，如十二進制、六十進制等。現在常用的計數體制有十進制、二進制、八進制、十六進制等。

1)十進制

十進制是以10為基數的計數體制，它由0，1，2，…，9這10個不同的數碼按照一定的規律排列起來表示數值大小。當數碼處于不同位置時，其所代表的數值也不同。例如：

(352)D=3×102+5×101+2×100

式中，下標“D”是英文Decimal的縮寫，表示十進制數；102、101、100表明數值在該位的“權”，它們都是基數10的冪。數碼與權的乘積稱為加權系數，代表該數碼的實際值，如此處數碼3表示300，而數碼5表示50，數碼2表示數2。因此，十進制數的數值為各位加權系數的和，“逢十進一”，即

(N)D=Kn－1×10n－1+…+K1×101+K0×100

2)二進制

二進制是以2為基數的計數體制，它只有0和1兩個數碼。二進制數碼的數值為各位數碼加權系數的和，“逢二進一”，即0+1=1，1+1=10，10+1=11，11+1=100，各位的權都是基數2的冪。例如：

(1101)B=1×23+1×22+0×21+1×20=(13)D

式中，下標“B”是英文Binary的縮寫，表示二進制數；23、22、21、20是各位的權。

3)八進制

八進制是以8為基數的計數體制，它由0，1，2，…，7共8個不同的數碼按照一定的規律排列，“逢八進一”，各位的權都是基數8的冪。例如：

(352)O=3×82+5×81+2×80=(234)D

式中，下標“O”是英文Octal的縮寫，表示八進制數；82、81、80是各位的權。

4)十六進制

十六進制是以16為基數的計數體制，它有0，1，2，…，9，A(10)，B(11)，C(12)，D(13)，E(14)，F(15)共16個不同的數碼，“逢十六進一”，各位的權都是16的冪。例如：

(352)H=3×162+5×161+2×160=(850)D

式中，下標“H”是英文Hexadecimal的縮寫，表示十六進制數；162、161、160是各位的權。

由上可知，對于同樣的數碼，如果計數體制不同，其代表的結果相差很大，因此在計數時一定要首先標明是什么進制。表11-1為幾種計數體制的對照表。

2．數制轉換

不同的計數體制可用來表達相同的數值，而且不同的計數體制在計數時可以相互轉換。

1)任意進制數轉換為十進制數

將一個非十進制數轉換為十進制數只需按權展開，然后按十進制的計數規律相加即可。

【例11-1】將(1101)B、(352)O、(352)H分別轉換成十進制數。

解

(1101)B=1×23+1×22+0×21+1×20=(13)D

(352)O=3×82+5×81+2×80=(234)D

(352)H=3×162+5×161+2×160=(850)D

2)十進制數轉換為其他進制數

將一個十進制數轉換為其他非十進制數時，需要采取“除權取余”法，所得的余數的組合即為其他進制的數。需要注意的是，數碼(各次運算的余數)從下往上依次為高位到低位的排列。將十進制數轉換為二進制數、八進制數、十六進制數時應分別采用“除2取余法”、“除8取余法”和“除16取余法”。

【例11-2】將(17)D分別轉換為二進制數、八進制數和十六進制數。

解根據數制轉化的方法分別除2、除8、除16取余：

因此，(17)D=(10001)B=(21)O=(11)H。

3)二進制與八進制、十六進制間的轉換

由于八進制的計數基數8為23，十六進制的計數基數16為24，因此，每位八進制數可用3位二進制數構成，每位十六進制數可用4位二進制數構成。所以，在轉換時可按照每3位二進制數對應一位八進制數，每4位二進制數對應1位十六進制數的原則相互轉換。需要注意的是，二進制數轉換為八進制數或十六進制數時，如果位數不夠，則可在高位補0，不影響數的大小；八進制數和十六進制數轉換為二進制數時，要把高位的0舍掉，這也不影響數的大小。

【例11-3】將二進制數(100110101)分別轉換為八進制數和十六進制數。

解根據轉換原理把高位補0(不補也可)：

由此可得，(100110101)B=(465)O=(135)H。

【例11-4】將十六進制數3FA和八進制數375分別轉換為二進制數。

解根據轉換原理：

舍去高位的0，可得

(3FA)H=(1111111010)B

(375)O=(11111101)B11.1.2碼制

在數字電路中，一般采用二進制數來進行編碼。用二進制數來表示十進制數的編碼方法稱為二-十進制數碼，簡稱BCD碼。由于4位二進制碼有16種不同的組合，因此可以選用其中的任意10種組合來代表0~9這10個數碼。一旦選定，則其余的6種組合是不允許出現的，或者說是無效的。根據選取方式的不同，可以得到不同的BCD碼，常用的有8421碼、5421碼、2421碼等有權碼和余3碼等無權碼。表11-2列舉了幾種常用的BCD碼對照表。11.1.3基本邏輯運算

1．與運算

與運算也稱邏輯乘，其邏輯表達式為

F=A·B

其意義為：只有當決定一件事情的所有條件都具備時，這件事情才可以實現。比如，一扇門上有兩把鎖，則只有當兩把鑰匙都在的情況下門才可以被打開，否則門就不可以被打開。與邏輯的邏輯符號如圖11-1所示。圖11-1與邏輯的邏輯符號除了采用邏輯表達式和邏輯圖外，還可以將邏輯變量各種可能取值的組合及其對應的邏輯函數值列成表格，即真值表。與運算的真值表如表11-3所示。表中，“0”代表低電平，在輸入端表示該條件不具備，在輸出端表示該事件不可以實現；“1”代表高電平，在輸入端表示該條件具備，在輸出端則表示該事件成立。以后在表述邏輯函數時一般只抽象地表明其代表的是高電平還是低電平，而不描述具體的邏輯事件。與運算的運算規則為

0·0=0，0·1=0，1·0=0，1·1=1

與邏輯可以概述為：條件全真，輸出為真；條件有假，輸出為假。對該邏輯事件抽象后也可簡單描述為：有“0”出“0”，全“1”出“1”。如果一個邏輯電路的輸入、輸出端能實現與運算，則該電路稱為“與門”電路，簡稱“與門”。

2．或運算

或運算也稱邏輯加，其邏輯表達式為

F=A+B

其意義為：決定一件事情的所有條件只要有一條具備，這件事情就可以實現。比如，一個房間有兩扇門，每扇門上有一把鎖，則兩把鎖的鑰匙中，只要有一把鑰匙在，門就可以被打開。或運算的真值表如表11-4所示。

或邏輯的邏輯符號如圖11-2所示。圖11-2或邏輯的邏輯符號或運算的運算規則為

0+0=0，0+1=1，1+0=1，1+1=1

或邏輯可以概述為：條件有真，輸出為真；條件全假，輸出為假。或邏輯也可簡單總結為：全“0”出“0”，有“1”出“1”。如果一個邏輯電路的輸入、輸出端能實現或運算，則此電路稱為“或門”電路，簡稱“或門”。

3．非運算

非運算是對一個邏輯變量的否定，其邏輯表達式為

當條件為真時，事件發生所出現的結果必然是與這種條件相反的結果。

其邏輯符號如圖11-3所示。圖11-3非邏輯的邏輯符號非運算的運算規則為

非邏輯運算可概述為：條件為真，輸出為假；條件為假，輸出為真。如果一個邏輯電路的輸入、輸出端能實現非運算，則此電路稱為“非門”電路，簡稱“非門”。

4．復合邏輯運算

用“與”、“或”、“非”三種基本邏輯運算的不同組合可以構成各種復合邏輯，如把“與”門的輸出端接到“非”門的輸入端，則總的輸出與輸入的邏輯關系為“與非”。表11-5列出了各種常用的復合邏輯運算函數的表達式及其相應的邏輯門電路的代表符號，以便于比較和應用。

11.2集成邏輯門電路

11.2.1

TTL邏輯門電路

1．TTL與非門電路

TTL與非門電路的輸入端采用了多發射極的三極管，如圖11-4所示，其每個發射極都可以獨立構成一個發射結，只要有一個發射結正向偏置，就可以促使三極管進入放大或飽和區，多個發射極并聯構成一個面積較大的組合發射極。

圖11-4

TTL與非門電路圖11-5是兩種TTL與非門的外引線排列圖。其中，圖(a)為74LS00，表示2輸入端四與非門；圖(b)為74LS20，表示4輸入端雙與非門。一片集成邏輯門電路內的各個邏輯門互相獨立，可以單獨使用，但所有的邏輯門共用電源和地。圖11-5兩種與非門的外引線排列圖

1)輸出高電平UOH和輸出低電平UOL

UOH和UOL分別表示輸出端的電平為高或者低，對于TTL與非門來說，其典型值分別為3.6V和0.3V。實際門電路中它們并不是恒定值。考慮到元件參數的差異及實際使用時的情況，一般規定輸出高電平的下限值和輸出低電平的上限值分別為2.7V和0.5V。

2)門檻電壓UTH

門檻電壓也稱閾值電壓，是輸入電壓使晶體管V5截止與導通的分界線，也是使輸出端為高、低電平的分界線時的輸入電壓。實際上，門檻電壓有一定的范圍，通常取UTH=1.4V。一般使用中，規定最小輸入高電平為2.0V，稱為開門電平；最大輸入低電平為0.9V，稱為關門電平。若輸入電壓大于開門電平，則輸入一定為高電平；若輸入電壓低于關門電平，則輸入一定為低電平。開門電平和關門電平在使用時是非常重要的參數，它們反映了電路的抗干擾能力。

3)扇入和扇出系數

TTL門電路的扇入系數定義為單個門的輸入端的個數，如一個4輸入端的與非門其扇入系數為4。扇出系數是指輸出端最多能帶同類門的個數，它反應了與非門的最大負載能力。一般TTL與非門電路的扇出系數為8~10。性能較好的門電路的扇出系數最高可達50。

4)傳輸延遲時間

傳輸延遲時間是一項動態指標。與非門輸出端電壓的動態波形比輸入電壓波形總有一定的延遲。平均延遲時間一般為3~10ns。延遲時間越短，則動作越迅速，開關速度越快，工作頻率也越高。

2.三態輸出“與非”門電路

三態輸出“與非”門電路與前述門電路不同，其輸出端除了高電平和低電平外，還可以出現高阻狀態。所謂高阻，即該邏輯門沒有輸出信號，其輸入和輸出之間相當于一個斷開的開關，輸出端沒有信號。圖11-6是三態輸出“與非”門電路及其圖形符號。其中，A、B為輸入端，二極管VD用來構成控制端E(也稱“使能端”)。圖11-6三態輸出“與非”門電路及其圖形符號

3．集成TTL邏輯門芯片系列

表11-6列出了74系列芯片的重要參數。

表11-7列出了74LS系列集成電路的型號及功能。11.2.2

CMOS系列

1．CMOS反相器

CMOS反相器的基本電路如圖11-7所示。當輸入電壓(低電平)低于NMOS管的開啟電壓時，NMOS管截止，PMOS管導通，輸出uo≈UDD為高電平；反之，輸出為低電平。圖11-7

CMOS反相器

2．CMOS傳輸門

將兩個參數完全對稱的增強型NMOS管和PMOS管并聯可構成CMOS傳輸門，其邏輯符號如圖11-8所示。當控制極電壓C＝UDD，C＝0時，uo=ui，此時稱傳輸門開通；反之，當

C＝UDD，C＝0時，輸入和輸出之間呈現高阻狀態，此時輸入信號不能傳輸到輸出端，稱為傳輸門關閉。

由于MOS管中源極和漏極可互換使用，因此CMOS傳輸門的輸出和輸入可以互換使用。圖11-8

CMOS傳輸門的邏輯符號

3.集成CMOS邏輯門芯片系列

和集成TTL邏輯芯片相比，CMOS芯片具有功耗低、工作電源電壓范圍寬、噪聲容限大、輸入阻抗高、扇出系數大等優點，特別是由于其集成度高，因而在中大規模集成電路中獲得了廣泛應用。日常生活中用的CMOS邏輯門有CMOS4000系列和高速CMOS系列(簡稱HCMOS)等。HCMOS系列比普通的CMOS4000系列具有更高的工作頻率和更強的輸出驅動負載能力，因而是一種很有發展前途的CMOS器件。*11.2.3

TTL和CMOS電路的接口

1.TTL電路驅動CMOS電路

由TTL電路驅動CMOS電路時，主要考慮TTL電路輸出的高電平是否滿足CMOS電路輸入電平的要求。在電源電壓都為5V時，TTL電路的輸出高電平約為2.7V，而CMOS4000系列的輸入高電平為3.5V，這使得它們的接口之間產生了問題。通常在TTL電路的輸出端和電源之間接一個上拉電阻。

由于CC74HCT系列在制造時已經考慮了與TTL電路的兼容問題，因此TTL的輸出端可直接與CC74HCT系列的輸入端相連，不需要另外再加其他器件。

TTL與CMOS電路之間的接口也可采用CMOS電平轉換器來實現。

2.CMOS電路驅動TTL電路

由CMOS電路驅動TTL電路時，主要考慮CMOS電路輸出低電平時的電流能否驅動TTL電路，使用時可以把同一芯片上的多個CMOS門并聯使用，也可在CMOS電路的輸出端和TTL電路的輸入端之間接入CMOS驅動器。

11.3邏輯代數

11.3.1邏輯代數的基本定律和基本規則

1．基本運算法則和基本定律

根據基本邏輯運算，可推導出邏輯代數的基本定律。

(1)基本運算法則:

(2)基本定律：

·交換律：A·B=B·A，A+B=B+A。

·結合律：ABC=A(BC)，A+B+C=A+(B+C)。

·分配律：A(B+C)=AB+AC，A+BC=(A+B)(A+C)。

證明

(A+B)(A+C)=A+AB+AC+BC=A(1+B+C)+BC=A+BC

·反演律：

證明當A=0時，有

當A≠0時，必有A=1，此時

因此，在任何情況下都有反演律成立。此外，也可采用真值表法證明。真值表法也稱為窮舉法，即列舉出輸入端可能出現的所有組合，如果兩個函數的輸出完全相同，則這兩個函數等價。表11-8列出了反演律中各邏輯函數的真值表。由表11-8可知，反演律是始終成立的。反演律又稱摩根定律，是DeMogen’sLaw的音譯。

·吸收律：

2．基本規則

1)代入規則

在任何一個含有變量X的等式中，如果將等式兩邊所有出現變量X的位置都代之以另外一個邏輯函數Y，則等式仍然成立。例如，對于吸收律A(A+B)=A，同時以A+C代替A，則變為(A+C)(A+C+B)=A+C，經過證明可發現，變化后的定律仍然成立。利用代入規則可以擴大公式的應用范圍。例如，對于摩根定律如果同時以BC代替B，則原定律變為新的定律這樣就可把摩根定律擴展到無限多個變量的情況。

2)對偶規則

如果將任何一個邏輯函數中的“·”變成“+”，“+”變成“·”，“0”變成“1”，“1”變成“0”，其他所有的邏輯變量都保持不變，這樣所得到的新的邏輯函數式就是原函數式的對偶式。所謂對偶規則，是指當兩個邏輯函數相等時，它們的對偶式也一定相等。利用對偶規則可以從已知公式中獲得更多公式，也可簡化公式的記憶。例如，對A(B+C)=AB+AC作對偶變換可得(A+B)(A+C)=A+BC；對A+AB=A作對偶變換可得A(A+B)=A；對0·A=0，1·A=A，A·A=A，A·A=0四個公式分別作對偶變換可得1+A=1，0+A=A，A+A=A，A+A=1。

3)反演規則

如果將任何一個邏輯函數中的“·”變成“+”，、“+”變成“·”，“0”變成“1”，“1”變成“0”，其他所有的原變量換成非變量，所有的非變量換成原變量，則所得到的新的邏輯表達式為原表達式的非電路，這個規則稱為反演規則。利用反演規則可以很容易地計算一個邏輯函數的非函數。這樣在實際電路中如果某函數的表達式比較復雜，則可以先計算出其非函數的表達式，然后計算原函數的表達式。

【例11-5】已知某邏輯電路的真值表如表11-9所示，寫出邏輯表達式并化簡。

解

則

直接寫出表達式，化簡亦可得出相同結論，讀者可自行分析。11.3.2邏輯代數的化簡和證明

根據邏輯表達式可以繪出相應的邏輯圖，但直接根據邏輯要求寫出的邏輯表達式一般比較繁瑣，畫出的邏輯圖也較復雜。為了簡化電路和節省器件，應首先對邏輯表達式進行化簡。

邏輯表達式化簡后的特點為：所用的門的類型和個數都比較少。一般的化簡方法有并項、吸收、配項等。并項法是利用的特點把多項合并成一項并消去多余的變量。例如：

吸收法就是利用吸收律消去多余的項。例如：

配項法是先利用增加必要的乘積項，再利用并項法或吸收法使項數減少。例如吸收律第三式的證明：

【例11-6】化簡邏輯函數

解

【例11-7】化簡邏輯函數

解

11.4組合邏輯電路的分析和設計

11.4.1組合邏輯電路的分析

組合邏輯電路的分析一般由以下幾個步驟組成：

(1)根據給定的邏輯電路寫出輸出邏輯函數式。首先從輸入端向輸出端逐級寫出各個門的輸出對其輸入的邏輯表達式，然后寫出整個邏輯電路的輸出狀態對輸入變量的邏輯函數，并對寫出的邏輯函數式進行化簡，即可求出輸出邏輯函數的最簡表達式。

(2)列出邏輯函數的真值表。將輸入變量的狀態以自然二進制數順序的各種取值組合代入邏輯函數式，求出相應的輸出狀態并填入表中，即可得到邏輯函數的真值表。

(3)分析邏輯功能。根據真值表的特點分析該電路的邏輯功能。

【例11-8】分析圖11-9所示電路的邏輯功能。

解寫出函數的邏輯表達式并化簡可得：圖11-9例11-8圖列出該邏輯函數的真值表，如表11-10所示。

由表11-10可見，該電路具有表11-5所示的異或門的邏輯功能，即“相同出0，不同出1”。該電路在日常生活中也有封裝過的芯片，可直接使用，其邏輯符號

如果某電路具有“相同出1，不同出0”的邏輯功能，則這樣的電路稱為同或門。同或門電路直接用符號F=A⊙B來表示，其輸出真值表和異或門剛好相反，其電路可由讀者自行設計。11.4.2組合邏輯電路的設計

邏輯電路的設計主要有以下步驟：

(1)確定邏輯變量。根據設計要求，對輸入、輸出邏輯變量進行分析并規定變量的邏輯狀態。

(2)列真值表。根據題設要求及以上分析，列出該邏輯問題的真值表。

(3)寫表達式。根據列出的真值表寫出邏輯表達式并化簡。在寫邏輯表達式時，要注意表達式應寫成真值表中輸出為“1”的或門組合，寫出的每個最小項應為所有的輸入因子相“與”，輸入為“0”項的應寫成反變量的形式，輸入為“1”的應寫成原變量的形式。

(4)畫邏輯圖。按照給定的要求(如使用與非門)對邏輯式進行變換，并畫出相應的邏輯圖。

【例11-9】設計一個三人(A，B，C)表決多數贊成且A有否決權的電路，表決結果用指示燈來表示，指示燈亮時表示方案通過，否則，表示方案不通過。

解首先確定邏輯變量。三個人中，某人贊成時用“1”表示，否則用“0”表示，方案通過時用“1”表示，否則用“0”表示。

列真值表，如表11-11所示。由真值表寫出邏輯表達式并化簡可得：

畫出邏輯圖，如圖11-10所示。圖11-10例11-9圖

【例11-10】某工廠有A、B、C、D四個車間，按照生產訂單的多少可以選擇關閉一些車間。現要求至少有兩個車間開門，若B車間開門，則A車間也必須開門，C、D車間不能同時開門。若上述要求不能滿足，則報警燈亮，請設計該電路。若不要求至少開兩個車間，重新設計該電路。

解首先確定邏輯變量，車間開門為“1”，不開門為“0”，要求至少開兩個車間時報警燈用F表示，不要求至少開兩個車間時報警燈用F′表示，燈亮用“1”表示，不亮用“0”表示。根據題意列真值表，如表11-12所示。由真值表寫出邏輯表達式得

化簡該邏輯表達式得

11.5常用的組合邏輯芯片

11.5.1加法器

加法器是數字系統特別是計算機的數字系統中的基本部件之一。其功能是完成二進制數的算術加法運算。

1．半加器

所謂半加器，就是只能夠完成兩個同位二進制數相加，不考慮低位來的進位信號的加法器。半加器一般用在多位二進制數相加時的最低位，也可用來構成全加器。其有兩個輸入端(被加數A和加數B)和兩個輸出端(本位和S及進位信號C)。

根據二進制加法的運算規則可列出半加器的真值表，如表11-13所示。

半加器的電路圖如圖11-11所示。其中，圖(a)為由與非門組成的邏輯圖，圖(b)為半加器的圖形符號。圖11-11半加器的電路圖

2．全加器

當多位二進制數相加時，半加器只能用于最低位求和。但是當其他位相加時，除了加數和被加數以外，還要考慮來自低位的進位，這時就需要全加器。全加器的真值表如表

11-14所示。全加器可由與非門來實現，也可以直接由兩個半加器和一個或門組成，其電路圖如圖11-12所示。其中，圖(a)為邏輯圖，圖(b)為邏輯符號。

圖11-13是由4個全加器組成的邏輯電路，它可實現兩個4位二進制數相加，可以輸出本位和及向最高位的進位。其具體工作原理讀者可自行分析。圖11-12全加器的電路圖圖11-13

4位加法器的電路圖11.5.2編碼器

1．二-十進制編碼器

二-十進制編碼器就是將十進制的10個數碼0、1、2、3、4、5、6、7、8、9編成二進制代碼。

由于輸入有10個數碼，因此對應的輸出至少需要四位二進制代碼，但四位二進制代碼共有16種狀態，可以用其中任意10種狀態進行編碼。最常用的編碼方式是取其前10種組合，其邏輯真值表如表11-15所示。由真值表寫出邏輯表達式為

由邏輯表達式可以畫出邏輯圖，如圖11-14所示。計算機鍵盤的輸入電路就是由這樣的編碼器組成的。圖11-14編碼器的邏輯電路圖

2．優先編碼器

在前面討論的邏輯電路中，輸入信號是相互排斥的，不允許同時對2個信號進行編碼，但在優先編碼器中則不存在這個問題。優先編碼器允許多個輸入信號同時請求編碼，但是電路只對所有請求編碼的信號中優先級別最高的信號進行編碼。

在優先編碼器中，優先級別高的編碼信號排斥優先級別低的，至于優先權順序，則可根據實際需要來確定。圖11-15所示為二-十進制優先編碼器74LS147的邏輯功能示意圖。表11-16是其邏輯功能表。圖11-15

74LS147的邏輯功能示意圖11.5.3譯碼器

1.二進制譯碼器

二進制譯碼器有兩位、三位、四位等多種譯碼器。三位二進制譯碼器也稱為3-8線譯碼器。最常用的是74LS138型譯碼器，它有兩個控制端和一個使能端。圖11-16是74LS138型3-8線譯碼器的外引線排列圖。表11-17是其邏輯功能表。當STA=1且時，門電路解除封鎖，譯碼器工作。由于輸出低電平有效，因此譯碼器的輸出提供了輸入變量所有最小項的反。圖11-16

74LS138的外引線排列圖當用到多位譯碼器時，可用多片譯碼器進行擴展。圖

11-17為用兩片74LS138構成4-16線譯碼器的邏輯電路圖。其中，芯片(1)為低位片，芯片(2)為高位片，E為使能端。圖11-17

74LS138構成的4-16線譯碼器其工作情況如下:

E=1時，兩個芯片都不工作，輸出全部為高電平。

E=0時，譯碼器工作。

當A3=0時，低位片74LS138工作，此時輸出的輸出狀態由輸入二進制代碼決定，但是高位片的STA=A3=0，高位片被封鎖不能工作，輸出全部為高電平。

當A3=1時，高位片74LS138工作，此時輸出由輸入二進制代碼決定，但是低位片的低位片被封鎖不能工作，輸出全部為高電平。

由于二進制譯碼器的每一個輸出端都對應一個最小項，輸出包含輸入變量的全部最小項，而所有邏輯函數都可以用最小項之和來表示，因此，用譯碼器和門電路能實現任何一個組合邏輯函數。圖11-18是用譯碼器實現例11-9的要求的邏輯電路。輸出為圖11-18

74LS138構成組合邏輯電路

2.二-十進制譯碼器

二-十進制譯碼器的邏輯功能是將8421BCD碼轉換成10個對應的輸出信號。它有4個輸入端和10個輸出端，是一種4-10線譯碼器。圖11-19是二-十進制譯碼器的外引線排列圖，其輸出低電平有效。圖11-19

4-10線譯碼器的外引線排列圖

3.顯示譯碼器

顯示譯碼器一般在一個芯片上集成譯碼器和驅動器兩部分，其輸入多為8421BCD碼，輸出多用于驅動顯示器件。常見的七段數字顯示器件一般分為半導體數碼顯示器(LED)和液晶顯示器(LCD)兩種。其中，LED的特點是體積小，壽命長，可靠性高，亮度高，工作電壓低，響應速度快，但是功耗較大；LCD的特點是功耗低，但是亮度不高。圖11-20所示為七段譯碼顯示器的外形及顯示的數字，利用字段的組合，可分別顯示0~9及A~F等16個數字。圖11-20七段譯碼顯示器的外形及顯示的數字11.5.4數據選擇和分配器

在多路數據傳輸過程中，經常需要將其中的某一路信號挑選出來進行傳輸。數據選擇器的功能就是根據地址碼的要求，從多路輸入數據中選擇其中一路送到唯一的公共數據輸出端。它相當于一個單刀多擲開關，由地址碼決定開關位置。圖11-21是四選一數據選擇器的邏輯電路。其中，A1和A0是地址選擇端；D0~D3是數據輸入端；Y是信號輸出端；是低電平有效的使能端，當=1時，輸出始終被鎖定為低電平，當

=0時，數據選擇器工作。圖11-21四選一數據選擇器的邏輯電路圖11-22是一種典型的集成數據選擇器74LS151的外引線排列圖。它有3個地址選擇端、8個數據輸入端和1個使能控

制端G，并且具有兩個互補的輸出端W和Y。其邏輯功能如表11-18所示。圖11-22

74LS151的外引線排列圖數據選擇器除了用于信號的選擇外，還可以用來構成組合邏輯電路。圖11-23是由數據選擇器構成的多路異或門電路，輸出圖11-23由數據選擇器構成的多路異或門數據分配器的功能是根據地址信號的要求，將一個輸入數據分時分別送到多個輸出端中指定的通道輸出。圖11-24是2-4線數據分配器的邏輯圖。其中，D是數據輸入端，A1和A0是地址信號分配端，Y0~Y3是數據輸出端。數據分配給哪端輸出是由A1和A0共同決定的。如果有三個地址分配端，則構成

3-8線數據分配器，可控制8路輸出。圖11-25是由譯碼器構成的3-8線數據分配器。圖11-24

2-4線數據分配器的邏輯圖圖11-25由譯碼器構成的3-8線數據分配器小結

一、基本要求

1.熟練掌握各種計數制間的轉換。

2.了解各種碼制的特點。

3.熟練掌握基本邏輯的功能。

4.了解TTL邏輯門和CMOS門的特點及應用場合。

5.掌握邏輯代數的化簡方法。

6.熟練掌握一般組合邏輯電路的分析和設計方法。

7.了解常用的組合邏輯部件。

二、內容提要

1.數字系統中常用二進制來表示數據和指令。所謂二進制，就是以2為基數的一種計數體制。除了二進制以外，還有十六進制和八進制等其他進制。任意兩種計數體制之間都可以互相轉換。為了更容易使計算機