EDA技術在電子設計領域的主要應用包括電子CAD與集成電路設計。隨著電子CAD的發展，EDA技術也日益應用于集成電路設計，尤其是ASIC設計。ASIC是ApplicationSpecificIntergratedCircuit的簡稱，即專用集成電路。ASIC通常分為模擬ASIC、數字ASIC、模數混合ASIC與微波ASIC。數字ASIC可以劃分為全定制ASIC、半定制ASIC和可編程ASIC三大類別。第一章緒論EDA技術的應用半定制ASIC實際上是一種半成品的ASIC，這種ASIC內部已經預制好單元電路，但各單元之間的連線掩膜尚未制造，有待設計確定。半定制ASIC包括門陣列ASIC與標準單元ASIC。門陣列ASIC片上提供了大量規則排列的單元（早期的單元是門，故稱門陣列），將這些單元按不同規律連接到一起就可以產生不同的功能。標準單元ASIC的特征是標準單元庫，設計時通過調用庫中提供的標準單元的版圖完成版圖設計，由于標準單元庫的內容經過精心設計，因此通過調用其內容設計的版圖往往能用較短的設計周期獲得較高的性能。半定制ASIC全定制ASIC需要設計者借助全定制IC版圖設計工具，由設計者手工設計IC版圖，包括芯片內部的布局布線、規則驗證、參數提取、一致性檢查等，這種ASIC對設計人員提出了很高的經驗要求，設計周期長且設計成本高，適用于批量很大的芯片。全定制ASIC編程ASIC的典型應用是PLD（可編程邏輯器件）。可編程邏輯器件的核心價值體現在“可編程”，可編程是指器件的內部硬件連接可修改，大部分的可編程邏輯器件可以多次修改其內部布局布線從而改變所具有的邏輯功能，這為設計的修改完善與產品升級帶來了很大的靈活性。由于主要邏輯功能在PLD內部實現，外界只能看到輸入輸出引腳，不能輕易知悉PLD內部的連接情況，因而也增加了數字電路設計的保密性。編程ASICEDA的設計步驟設計輸入1設計實現2設計驗證3器件下載4EDA設計輸入指設計者采用某種描述工具描述出所需的電路邏輯功能，然后將描述結果交給EDA軟件進行設計處理。設計輸入的形式有硬件描述語言輸入、原理圖輸入、狀態圖輸入、波形輸入或幾種方式混合輸入等。其中硬件描述語言輸入是最重要的設計輸入方法。目前業界常用的硬件描述語言有VHDL、Verilog-HDL、ABEL-HDL，本書主要介紹VHDL語言的設計方法。什么是設計輸入？

設計實現的過程由EDA軟件承擔，設計實現是將設計輸入轉換為可下載入目標器件的數據文件的全過程。設計實現主要包括優化（Optimization)、合并（Merging)、映射(Mapping)、布局(Placement)、布線(Routing)、下載數據產生等步驟。設計實現優化映射合并布局布線5???????下載數據優化是指EDA軟件對設計輸入進行分析整理，使得邏輯最簡，并轉換為適合目標器件實現的形式。合并是指將多個模塊文件合并為一個網表文件。映射是指根據具體的目標器件內部的結構對設計進行調整，使邏輯功能的分割適合于用指定的目標器件內部邏輯資源實現。映射之前軟件產生的網表文件與器件無關，主要是以門電路和觸發器為基本單元的表述，映射之后產生的網表文件將對應于具體的目標器件的內部單元電路，比如針對XILINX公司的FPGA芯片，映射后的網表文件將邏輯功轉換為以CLB為基本單元的表述形式，便于后續布局。映射將邏輯功能轉換為適合于目標器件內部硬件資源實現的形式后，實施的具體的邏輯功能分配，即用目標器件內不同的硬件資源實現各個邏輯功能，這一過程稱為布局。針對XILINX公司的FPGA芯片，布局就是將映射后的各個邏輯子功能分配給具體的某個CLB的過程。布線是指在布局完成后，根據整體邏輯功能的需要，將各子功能模塊用硬件連線連接起來的過程。產生下載數據是指產生能夠被目標器件識別的編程數據。對于可編程邏輯器件而言，CPLD的下載數據為熔絲圖文件即JEDEC文件；FPGA的下載數據為位流數據文件Bitstream。器件下載也稱為器件編程，這一步是將設計實現階段產生的下載數據下載入目標器件的過程。設計驗證包括功能仿真、時序仿真與硬件測試。這一步通過仿真器來完成，利用編譯器產生的數據文件自動完成邏輯功能仿真和延時特性仿真。在仿真文件中加載不同的激勵，可以觀察中間結果以及輸出波形。必要時，可以返回設計輸入階段，修改設計輸入，最終達到設計要求。TOP-DOWN設計方法TOP-DOWN即自頂向下設計方法，是數字系統設計常用的設計方法，其本質是模塊化設計方法，其精髓在于對系統功能按層逐漸分解，按層進行設計，按層進行驗證仿真

ABEL-HDLVerilog-HDL

VHDLABEL-HDLABEL-HDL是美國DATAI/O公司開發的硬件描述語言。目前支持ABEL-HDL語言的開發工具很多，有DOS版的ABEL4.0(目前主要用于GAL的開發)、DATATI/O的Synario、Lattice的ispEXPERT、Xilinx的Foundation等軟件。通過文件轉換，ABEL-HDL程序可以被轉換為VHDL等其他HDL。

ABEL-HDL語言的基本結構可包含一個或幾個獨立的模塊。每個模塊包含一整套對電路或子電路的完全的邏輯描述。無論有多少模塊都能結合到一個源文件中，并同時予以處理。ABEL-HDL源文件模塊可分成五段：頭段、說明段、邏輯描述段、測試向量段和結束段。ABEL-HDL是美國DATAI/O公司開發的硬件描述語言。目前支持ABEL-HDL語言的開發工具很多，有DOS版的ABEL4.0(目前主要用于GAL的開發)、DATATI/O的Synario、Lattice的ispEXPERT、Xilinx的Foundation等軟件。通過文件轉換，ABEL-HDL程序可以被轉換為VHDL等其他HDL。

ABEL-HDL語言的基本結構可包含一個或幾個獨立的模塊。每個模塊包含一整套對電路或子電路的完全的邏輯描述。無論有多少模塊都能結合到一個源文件中，并同時予以處理。ABEL-HDL源文件模塊可分成五段：頭段、說明段、邏輯描述段、測試向量段和結束段。ABEL-HDL是美國DATAI/O公司開發的硬件描述語言。目前支持ABEL-HDL語言的開發工具很多，有DOS版的ABEL4.0(目前主要用于GAL的開發)、DATATI/O的Synario、Lattice的ispEXPERT、Xilinx的Foundation等軟件。通過文件轉換，ABEL-HDL程序可以被轉換為VHDL等其他HDL。

ABEL-HDL語言的基本結構可包含一個或幾個獨立的模塊。每個模塊包含一整套對電路或子電路的完全的邏輯描述。無論有多少模塊都能結合到一個源文件中，并同時予以處理。ABEL-HDL源文件模塊可分成五段：頭段、說明段、邏輯描述段、測試向量段和結束段。Verilog-HDL

Verilog-HDL是目前應用較廣泛的一種硬件描述語言。設計者可以用它來進行各種級別的邏輯設計，可以用它進行數字邏輯系統的仿真驗證、時序分析、邏輯綜合等。Verilog-HDL是專門為ASIC設計而開發的，本身即適合ASIC設計。在亞微米和深亞微米ASIC已成為電子設計主流的今天，Verilog-HDL的發展前景是非常遠大的。Verilog-HDL較為適合算法級(Algorithm)、寄存器傳輸級(RTL)、邏輯級(Logic)和門級(Gate)設計，而對于特大型的系統級設計，則VHDL更為適合。

Verilog-HDL把一個數字系統當作一組模塊來描述。每一個模塊具有模塊的接口以及關于模塊內容的描述。一個模塊代表一個邏輯單元，這些模塊用網絡相互連接，相互通信。

VHDL語言涵蓋面廣，抽象描述能力強，支持硬件的設計、驗證、綜合與測試。VHDL能在多個級別上對同一邏輯功能進行描述，如可以在寄存器級別上對電路的組成結構進行描述，也可以在行為描述級別上對電路的功能與性能進行描述。無論哪種級別的描述，都有賴于優良的綜合工具將VHDL描述轉化為具體的硬件結構。相對于其他硬件描述語言，VHDL的抽象描述能力更強，因此運用VHDL進行復雜電路設計時，非常適合自頂向下分層設計的方法。首先從系統級功能設計開始，對系統的高層模塊進行行為與功能描述并進行高層次的功能仿真，然后從高層模塊開始往下逐級細化描述。VHDL設計描述的基本結構包含有一個實體和一個結構體，而完整的VHDL結構還包括配置、程序包與庫。VHDLVerilog-HDL和VHDL的比較VHDLVerilog語言是一種較低級的描述語言，最適于描述門級電路，易于控制電路資源。Verilog語言在高級描述方面不如VHDL在Verilog設計中，工作量通常比較大，因為設計者需要搞清楚具體電路結構的細節VHDL語言是一種高級描述語言，適用于電路高級建模，綜合的效率和效果都比較好。VHDL直接描述門電路的能力不如Verilog語言VHDL入門較難，但在熟悉以后，設計效率明顯高于Verilog，生成的電路性能也與Verilog不相上下。在VHDL設計中，綜合器完成的工作量是巨大的，設計者所做的工作就相對減少了Verilog-HDLVerilog-HDL和VHDL的相同點

Verilog-HDL和VHDL都已成為IEEE標準。其共同的特點在于：能形式化地抽象表示電路的結構和行為，支持邏輯設計中層次與領域的描述，可借用高級語言的精巧結構來簡化電路的描述，具有電路仿真與驗證機制以保證設計的正確性，支持電路描述由高層到低層的綜合轉換，便于文檔管理，易于理解和設計重用。可編程邏輯器件開發工具ispLEVER是Lattice公司提供的新款EDA軟件。這款軟件提供設計輸入、HDL綜合、仿真、器件適配、布局布線、編程和在系統設計調試等功能。ISE這款軟件提供設計輸入、綜合、仿真、布局布線、配置和在線調試等功能。ISE是一個軟件包，除了ISE集成環境ProjectNavigator外，還集成了眾多的軟件工具。QuartusII是Altera公司開發工具，QuartusII提供了與結構無關的設計環境，使用QuartusII，設計者無需精通器件內部的復雜結構，而只需要用自己熟悉的設計輸入工具準確描述系統功能要求，QuartusII會自動把這些設計輸入轉換成最終結構所需的格式。ispLEVERISEQuartusIIIP核概述

IP的英文全稱為IntellectualProperty，即知識產權。IP涉及社會生活各個領域，在EDA領域，IP以IP核（IPCore)的形式出現。所謂IP核，是指將電子設計過程中經常使用而又對設計要求較高的功能模塊，經過嚴格測試與高度優化，精心設計為參數可調的模塊，其他用戶通過調整IP核的參數即可滿足特定的設計需要。IP核的獲得方法有繼承、共享與購買。IP核按實現方法區分，通常分為軟核、固核與硬核。

軟核是指用硬件描述語言描述的功能模塊，但不涉及具體的實現電路。軟核最終產品與一般的HDL編寫的源程序相似，但軟核開發的成本較大，對開發所需的軟件、硬件要求較高。由于軟核開發時未涉及具體實現電路，因此為使用者在軟核基礎上的二次開發提供了