數字電子技術（山東科技大學）知到智慧樹章節測試課后答案2024年秋山東科技大學第一章單元測試

一位十六進制數可以用（

）位二進制數來表示。

A:1B:2C:3D:4

答案:4

十進制數43可轉換為（

）8421BCD碼。

A:

01000011B:

1000011C:

010011D:

10011

答案:

01000011二進制數+1011的反碼為（

）。

A:

01011B:

10100C:

00100D:

11011

答案:

01011

有符號二進制數-89的補碼為（

）。

A:

10100111B:

11011001C:

00100111D:

01011001

答案:

10100111

與模擬電路相比，數字電路主要的優點有（

）。

A:

通用性強B:

抗干擾能力強C:

容易設計D:

保密性好

答案:

通用性強；

抗干擾能力強；

保密性好

與八進制數(47.3)8等值的數為（

）。

A:(27.6)16B:

(27.3)16C:(100111.011)2D:

(100111.11)2

答案:(27.6)16；(100111.011)2

以下代碼中為恒權碼的為（

）。

A:

8421BCD碼B:

5421BCD碼C:

余三碼D:

格雷碼

答案:

8421BCD碼；

5421BCD碼

與十進制數（53.5）10等值的數或代碼為（

）。

A:

(110101.1)2B:

(01010011.0101)8421BCDC:

(65.4)8D:

(35.8)16

答案:

(110101.1)2；

(01010011.0101)8421BCD；

(65.4)8；

(35.8)16在一個8位的存儲單元中，能夠存儲的最大無符號整數是（

）。

A:（FF）16B:（256）10C:（127）10D:（255）10

答案:（FF）16；（255）10

矩形脈沖信號的參數有（

）。

A:

周期B:

占空比C:

脈寬D:

掃描期

答案:

周期；

占空比；

脈寬

常用的BCD碼有（

）。

A:

余三碼B:

8421碼C:

奇偶校驗碼D:

格雷碼

答案:

余三碼；

8421碼

以下幾種編碼中，可靠性編碼是（

）。

A:

5421碼B:

奇偶校驗碼C:

格雷碼D:

8421碼

答案:

奇偶校驗碼；

格雷碼

第二章單元測試

利用約束項化簡邏輯函數時，約束項應看成(

)。

A:

無所謂B:1C:2D:

能使圈組大的看成1，其它看成0

答案:

能使圈組大的看成1，其它看成0

下面的卡諾圖化簡，應畫（

）個包圍圈。

A:

4B:

3C:

5D:

2

答案:

4

已知兩輸入邏輯變量AB和輸出結果Y的真值表如下表，則AB的邏輯關系為（

）。

ABY000011101110

A:

與非B:

或非C:

同或D:

異或

答案:

異或

利用卡諾圖化簡邏輯函數時,8個相鄰的最小項可消去（

）個變量。

A:

2B:

1C:

3D:

4

答案:

3

在函數L（A，B，C，D）=AB+CD的真值表中，L=1的狀態有（

）。

A:

6B:

7C:

2D:

4

答案:

7在同一邏輯函數式中，下標號相同的最小項和最大項是（

）關系。

A:

相等B:

相加等于0C:

沒有關系D:

互補

答案:

互補F=ABCD'+ABD+BCD'+ABC+BD+BC'

化簡為最簡與或式（

）。

A:

A'+B'+C'+DB:

ACDC:ACD+BCD

D:

B

答案:

B

邏輯變量的取值１和０可以表示（

）。

A:

開關的閉合、斷開B:

電位的高、低C:

真與假D:

電流的有、無

答案:

開關的閉合、斷開；

電位的高、低；

真與假；

電流的有、無

邏輯函數的表示方法中具有唯一性的是（

）。

A:

邏輯圖B:

真值表C:

卡諾圖D:

表達式

答案:

真值表；

卡諾圖

F=AB'+BD+CDE+A'D=

A:

(A+D)(B'+D)B:(A+B')D

C:

AB'+DD:

(A+D)(B+D')

答案:

(A+D)(B'+D)；

AB'+D

求一個邏輯函數F的對偶式，可將F中的(

)。

A:變量不變

B:常數中“0”換成“1”，“1”換成“0”

C:

原變量換成反變量，反變量換成原變量D:“·”換成“+”，“+”換成“·”

答案:變量不變

；常數中“0”換成“1”，“1”換成“0”

；“·”換成“+”，“+”換成“·”

在何種輸入情況下（

），“或非”運算的結果是邏輯0。

A:任一輸入為0，其他輸入為1

B:全部輸入是1

C:任一輸入為1

D:全部輸入是0

答案:任一輸入為0，其他輸入為1

；全部輸入是1

；任一輸入為1

8421BCD碼是二--十進制碼。

A:對B:錯

答案:對

與邏輯是至少一個條件具備事件就發生的邏輯。

A:錯B:對

答案:錯

L等于A和B的異或，其表達式是L=A+B

A:錯B:對

答案:錯

“同或”邏輯功能是兩個輸入變量A、B相同時，輸出為1；A、B不同時，輸出為0。

A:對B:錯

答案:對

已知邏輯函數A+B=A+C，AB=AC，則B=C

A:錯B:對

答案:對

對邏輯函數Y=A+B+C+B利用代入規則，令A=BC代入，得Y=BC+B+C+B=C+B成立。

A:對B:錯

答案:錯

第三章單元測試

邏輯表達式Y=AB可以用（

）直接實現。

A:與門B:或門C:非門

答案:與門OC門在使用時須在(

)之間接一電阻。

A:輸出與地B:輸出與電源C:輸出與輸入

答案:輸出與電源能實現總線連接方式的門為（

）。

A:TTL或非門B:TTL三態門C:TTL與非門D:OC門

答案:TTL三態門CMOS邏輯電路是以(

)為基礎的集成電路。

A:三極管B:NMOS管和PMOS管C:PMOS管D:NMOS管

答案:NMOS管和PMOS管TTL電路是(

)的集成電路。

A:以二極管為基礎B:以晶閘管為基礎C:以場效應管為基礎D:以晶體三極管為基礎

答案:以晶體三極管為基礎

對于TTL與非門，其閑置輸入端的處理，可以（

）。

A:與有用輸入端并聯B:通過電阻3kΩ接電源C:接電源D:接地

答案:與有用輸入端并聯；通過電阻3kΩ接電源；接電源以下電路中可以實現“線與”功能的有（

）。

A:漏極開路門B:三態輸出門C:與非門D:集電極開路門

答案:漏極開路門；集電極開路門三極管作為開關使用時，要提高開關速度，可（

）。

A:增加飽和深度B:采用抗飽和三極管C:降低飽和深度D:采用有源泄放回路

答案:采用抗飽和三極管；降低飽和深度；采用有源泄放回路CMOS數字集成電路與TTL數字集成電路相比突出的優點是（）。

A:微功耗B:高抗干擾能力C:電源范圍寬D:高速度

答案:微功耗；高抗干擾能力；電源范圍寬基本型的TTL門電路輸出端不允許相互并聯，否則將損壞器件。

A:錯B:對

答案:對或非門的多余輸入端不能接高電平。

A:對B:錯

答案:對一般TTL門電路的輸出端可以直接相連，實現線與。

A:錯B:對

答案:錯CMOS"OD門"的輸出端可連接在一起實現“線與”。

A:錯B:對

答案:對對于TTL與非門，只要有一個輸入為低電平，輸出即為高電平，所以對與非門多余輸入端的處理不能接低電平。

A:對B:錯

答案:對普通的邏輯門電路的輸出端不可以并聯在一起，否則可能會損壞器件。

A:對B:錯

答案:對CMOS電路比TTL電路功耗大。

A:對B:錯

答案:錯TTL與非門輸入端接+5V時，邏輯上屬于輸入“1”。

A:錯B:對

答案:對CMOS門電路可以把輸出端并聯使用以實現“線與”邏輯。

A:錯B:對

答案:錯CMOS或非門與TTL或非門的邏輯功能完全相同。

A:錯B:對

答案:對

第四章單元測試

一個譯碼器若有100個譯碼輸出端，則譯碼輸入端有（

）個。

A:5

B:7C:8D:6

答案:7當編碼器

74HC148

的輸入端

I1’

、

I5’

、

I6’

、

I7’

為低電平，其余輸入端為高電平時，則輸出的編碼信號為（

）。

A:000B:111C:001D:110

答案:000在下列選項中，不是組合電路的有（

）。

A:編碼器B:數值比較器C:計數器D:譯碼器

答案:計數器一個八選一的數據選擇器，（

）數據輸入端。

A:有8個B:有1個C:有2個D:有3個

答案:有8個消除組合邏輯電路“競爭-冒險”的方法有（

）。

A:引入選通脈沖B:在輸出端接入濾波電容C:修改邏輯設計D:后級加緩沖電路

答案:引入選通脈沖；在輸出端接入濾波電容；修改邏輯設計共陰接法發光二極管數碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅動。

A:對B:錯

答案:對優先編碼器的編碼信號是相互排斥的，不允許多個編碼信號同時有效。

A:錯B:對

答案:錯用4選1數據選擇器不能實現3變量的邏輯函數。

A:錯B:對

答案:錯選出與下面所示邏輯電路圖對應的邏輯關系式為（

）。

A:Y=AC+BDB:Y=A+B+CC:Y=ABCD:

答案:Y=AC+BD雙四選一數據選擇器構成的組合邏輯電路，輸入變量為A、B、C，輸出邏輯函數為F1

、F2，其功能為（

）。

A:F1

=∑m(1,2,4,7)，F2=∑m（1,3,6,7），全減器B:F1

=∑m(1,2,4,7)，F2=∑m(4,5,6,7)，

全加器C:F1

=∑m(1,2,3,7)，F2=∑m（3,5,6,7），全減器D:F1

=∑m(1,2,4,7)，F2=∑m(3,5,6,7)，

全加器

答案:F1

=∑m(1,2,4,7)，F2=∑m(3,5,6,7)，

全加器已知有一個3輸入端的門電路，若輸入信號A、B、C的波形如圖

(a)所示，輸出信號Y的波形如圖(b)所示，則該門電路執行的是（

）邏輯操作。

A:或非B:或C:與非D:與

答案:與非在圖中，選出與下列邏輯式順序對應的邏輯圖是（

）。

Y1=(A+B)C

Y2=AB+BC

Y3=(A+B)(A+C)

Y4=A+BC

Y5=A(B+C)+BC

A:(b),(c),(a),(e),(d)B:(c),(b),(d),(a),(e)C:(a),(e),(d),(c),(b)D:(c),(b),(a),(e),(d)

答案:(c),(b),(a),(e),(d)指出下圖用“與非門”組成電路的邏輯關系是（

）。

A:“或非”關系B:“同或”關系C:“異或”關系D:“與非”關系

答案:“異或”關系A、B為邏輯門的2個端入端，Y為輸出。A、B和Y的波形如下圖所示，則該門實現的是（

）。

A:“或”邏輯功能B:“或非”邏輯功能C:“與”邏輯功能D:“與非”邏輯功能

答案:“與”邏輯功能選出與下圖對應的邏輯式（

）。

A:B:C:D:

答案:設計一個裁判表決電路。裁判組由三人組成，分別為：主裁判A，副裁判B和副裁判C。判定比賽的規則如下：只有當兩個或兩個以上裁判支持，并且其中有一個是主裁判時，比賽結果的裁決才有效。令A、B、C為1表示支持，為0表示反對。裁決結果Y為1表示有效，Y為0表示無效。下列表達式中能實現改電路功能的是（

）。

A:Y=A+BCB:Y=A+B+cC:Y=ABCD:Y=AB+AC

答案:Y=AB+AC

組合邏輯電路中的競爭-冒險是由于（

）引起的。

A:最大項B:觸發器的延時

C:門電路的傳輸延遲D:最小項

答案:門電路的傳輸延遲能實現兩個1位二進數和來自低位的進位相加的電路叫全加器。

A:錯B:對

答案:對串行進位加法器的缺點是運算速度慢，優點是電路結構簡單。超前進位加法器的優點是運算速度快，缺點是電路結構復雜。

A:對B:錯

答案:對組合邏輯電路由邏輯門和觸發器構成。

A:錯B:對

答案:錯

第五章單元測試

觸發器是一種（

）。

A:無穩態電路B:三穩態電路C:雙穩態電路D:單穩態電路

答案:雙穩態電路當與非門構成的基本SR鎖存器處于置0狀態時，其輸入信號S、R取值應為（?????）。

A:01B:00C:10D:11

答案:01使觸發器的狀態變化分兩步完成的觸發方式是（

）。

A:維持阻塞觸發方式B:電平觸發方式C:脈沖觸發方式D:邊沿觸發方式

答案:脈沖觸發方式下列哪一種觸發器容易產生“直通”問題？（

）

A:同步SR觸發器B:主從JK觸發器C:邊沿D觸發器D:主從SR觸發器

答案:同步SR觸發器JK觸發器處于翻轉狀態時，輸入信號的條件是（

）。

A:J=1，K=1B:J=1，K=0

C:J=0，K=0D:J=0，K=1

答案:J=1，K=1對于D觸發器，若CP脈沖到來前所加的激勵信號D＝１，可以使觸發器的狀態（

?）。

A:置1

B:翻轉C:置0D:不變

答案:置1

對于T觸發器，當T=(???????)時，觸發器處于保持狀態。

A:0、1均可B:1C:0D:其余選項都不正確

答案:0某存儲器具有8根地址線和8根雙向數據線，則該存儲器的容量為（

）。

A:8K×8

B:256×256C:256×8

D:8×3

答案:256×8

尋址容量為16K×8的RAM需要（

）根地址線。

A:16B:14C:8D:4

答案:14能夠存儲二值信息的器件有（

）。

A:隨機存儲器B:只讀存儲器C:寄存器D:觸發器

答案:隨機存儲器；只讀存儲器；寄存器；觸發器JK觸發器（

）。

A:具有“置1”功能B:具有“翻轉”功能C:具有“保持”功能D:具有“置0”功能

答案:具有“置1”功能；具有“翻轉”功能；具有“保持”功能；具有“置0”功能下列觸發器中，沒有約束條件的是（

）。

A:SR觸發器B:D觸發器C:JK觸發器D:T觸發器

答案:D觸發器；JK觸發器；T觸發器JK觸發器初始狀態Q=1，欲使JK觸發器次態按Q*=1工作，可使JK觸發器的輸入端（

）。

A:J=K=0

B:J=0，K=1C:J=K=1

D:J=1，K=0

答案:J=K=0

；J=1，K=0

觸發器的輸出包含兩個暫穩態。

A:對B:錯

答案:錯主從JK觸發器、邊沿JK觸發器和同步JK觸發器的邏輯功能完全相同。（

）

A:錯B:對

答案:對

第六章單元測試

一般情況下，時序邏輯電路在結構上包含（

）。

A:組合邏輯電路和存儲電路

B:組合邏輯電路C:觸發器D:存儲電路

答案:組合邏輯電路和存儲電路

Mealy型時序邏輯電路的輸出是（

）。

A:與輸入和電路當前狀態均無關B:只與電路當前狀態有關

C:與輸入和電路當前狀態均有關

D:只與輸入有關

答案:與輸入和電路當前狀態均有關

一個4位串行數據輸入的移位寄存器，時鐘脈沖頻率為1kHz，完成轉換4位并行數據輸出的時間為（

）。

A:4ms

B:8ms

C:8μs

D:4μs

答案:4ms

要構成七進制計數器，（

）。

A:至少需要2個觸發器B:至少需要5個觸發器C:至少需要3個觸發器D:至少需要7個觸發器

答案:至少需要3個觸發器N個觸發器可以構成最大計數長度（進制數）為（

）的計數器。

A:N-1B:2NC:ND:N+1

答案:2N一個5位的二進制加計數器，由00000狀態開始，經過75個時鐘脈沖后，此計數器的狀態為（

）。

A:01011B:01100C:01010D:00111

答案:01011n位扭環形計數器中，無效狀態的個數為（

）。

A:2n-1B:2n-2nC:

2nD:2n-n

答案:2n-2n把一個五進制計數器與一個四進制計數器串聯可得到（

）進制計數器。

A:20B:9C:4

D:5

答案:204位移位寄存器，現態Q0Q1Q2Q3為1100，經左移1位后其次態為（

）。

A:0011或1111B:1000或1001

C:0011或1011D:1011或1110

答案:1000或1001

欲設計0，1，2，3，4，5，6，7這幾個數的計數器，如果設計合理，采用同步二進制計數器，最少應使用（

）級觸發器。

A:2B:5C:4D:3

答案:3五個D觸發器構成環形計數器，其計數長度為（

）。

A:10B:5C:32D:25

答案:5移位寄存器的邏輯功能包括（

）。

A:寄存數碼

B:移位

C:計數D:數據轉換

答案:寄存數碼

；移位

；計數；數據轉換下面幾項屬于時序邏輯電路的是（

）。

A:數碼寄存器

B:計數器C:序列脈沖發生器D:移位寄存器

答案:數碼寄存器

；計數器；序列脈沖發生器；移位寄存器由兩片74LS161芯片構成29進制加法計數器，兩片計數器芯片的連接方式有（

）。

A:同步預置數B:反饋C:并行進位D:串行進位

答案:并行進位；串行進位

同步二進制計數器的電路比異步二進制計數器復雜，所以實際應用中較少使用同步二進制計數器。

A:錯B:對

答案:錯環形計數器如果不作自啟動修改，則總有孤立狀態存在。

A:對B:錯

答案:對環形計數器在每個時鐘脈沖CP作用時，僅有一位觸發器發生狀態更新。

A:對B:錯

答案:錯

第七章單元測試

只有暫穩態的電路是（

）。

A:施密特觸發器B:定時器C:單穩態電路D:多諧振蕩器

答案:多諧振蕩器單穩態觸發器有（

）。

A:定時、延時和整形功能B:定時和延時功能C:整形功能D:計數功能

答案:定時、延時和整形功能一個由555定時器構成的單穩態觸發器的正脈沖寬度為（

）。

A:1.4RCB:1.1RCC:RCD:0.7RC

答案:1.1RC石英晶體多諧振蕩器的最突的出優點是（

）。

A:電路簡單B:振蕩頻率穩定C:速度高D:輸出波形邊沿陡峭

答案:振蕩頻率穩定用555定時器組成施密特觸發器，當輸入控制端CO外接10V電壓時，回差電壓為（

）。

A:10VB:3.33VC:6.66VD:5V

答案:5V以下各電路中，可以產生脈沖用于定時的是（

）。

A:單穩態觸發器B:施密特觸發器

C:石英晶體多諧振蕩器D:多諧振蕩器

答案:單穩態觸發器555定時器的2腳、6腳接在一起構成（

）。

A:施密特觸發器B:基本RC觸發器

C:多諧振蕩器D:單穩態觸發器

答案:施密特觸發器555定時器的TH端、TR端的電平分別小于2VDD/3和VDD/3時定時器的輸出狀態是（

）。

A:1B:0C:不確定D:原狀態

答案:1單穩態觸發器的暫穩態維持時間用tW表示，與電路中RC成正比。

A:錯B:對

答案:對施密特觸發器可用于將三角波變換成正弦波。

A:錯B:對

答案:錯施密特觸發器的正向閾值電壓VT+一定大于負向閾值電壓VT-。

A:錯B:對

答案:對單穩態觸發器的暫穩態時間與輸入觸發脈沖寬度成正比。

A:對B:錯

答案:錯多諧振蕩器的輸出信號的周期與阻容元件的參數成正比。

A:對B:錯

答案:對脈沖整形電路有（

）。

A:多諧振蕩器B:施密特觸發器C:555定時器D:單穩態觸發器

答案:施密特觸發器；單穩態觸發器

第八章單元測試

D/A轉換器產生轉換誤差的原因有（

）。

A:電阻網絡中電阻阻值的偏差B:運算放大器的零點漂移C:模擬開關導通內阻和導通壓降的差異D:參考電壓的波動

答案:電阻網絡中電阻阻值的偏差；運算放大器的零點漂移；模擬開關導通內阻和導通壓降的差異；參考電壓的波動一個無符號10位數字輸入的DAC，其輸出電平的級數為（

）。

A:2的10次方B:10C:4D:1024

答案:2的10次方；1024在相同的基準電壓下，D/A轉換器的位數越多，能夠分辨的最小輸出電壓變化量就越小。

A:對B:錯

答案:對權電阻網絡D/A轉換器的電路簡單且便于集成工藝制造，因此被廣泛使用。

A:對B:錯

答案:錯D/A轉換器的最大輸出電壓的絕對值可達到基準電壓VREF。

A:錯B:對

答案:錯D/A轉換器的位數越多，轉換精度越高。

A:錯B:對

答案:對為使采樣輸出信號不失真地代表輸入模擬信號，采樣頻率fs和輸入模擬信號的最高頻率fim的關系是fs（

）fim。

A:≤B:≥2C:≥D:≤2

答案:≥2在位數不同的D/A轉換器中，分辨率最高的是（

）。

A:10位B:4位C:8位D:12位

答案:12位A/D轉換的一般步驟包括（

）、（

）、（

）和（

）。

A:采樣，保持，量化，編碼

B:采樣，保持，量化，譯碼C:采樣，量化，保持，編碼D:采樣，數字化，保持，編碼

答案:采樣，保持，量化，編碼

8位D/A轉換器當輸入數字量只有最高位為高電平時輸出電壓為5V，若只有最低位為高電平，則輸出電壓為（

）。若輸入為10001000，則輸出電壓為（

）。

A:40mV，

5.32VB:20mV，

5.32VC:80mV，

2.66VD:40mV，

2.66V

答案:40mV，

5.32V將幅值上、時間上離散的階梯電平統一歸并到最鄰近的指定電平的過程稱為（

）。

A:量化B:保持C:編碼D:采樣

答案:量化10位倒T型電阻網絡DAC的電阻網絡中，電阻取值有（

）種。

A:4B:2C:1D:10

答案:28位逐次逼近型A/D轉換器，如所加時鐘頻率為200kHZ，則完成1次轉換需要的時間為（

）。

A:60μsB:80μsC:70μsD:50μs

答案:50μs下列A/D轉換器速度最慢的是（

）。

A:逐次逼近型A/D轉換器B:并行比較型A/D轉換器C:雙積分型A/D轉換器

答案:雙積分型A/D轉換器

第九章單元測試

可編程邏輯器件PLD的基本結構形式是？

A:或--或式B:與--或式C:或--與式D:與--與式

答案:與--或式可以多次編程的器件是？

A:GALB:PLAC:PALD:PROM

答案:GALVHDL語言程序結構中必不可少的部分是?

A:庫B:配置C:實體和結構體D:程序包

答案:實體和結構體下面哪種VHDL庫使用時不需聲明？

A:ASIC庫B:WORK庫C:IEEE庫D:STD庫

答案:WORK庫VHDL語言端口模式中不允許內部引用該端口信號的是？

A:OUTB:INC:BUFFERD:INOUT

答案:OUT能反饋輸出信號至內部的端口模式是?

A:INOUTB:OUTC:BUFFERD:IN

答案:BUFFERQ0為輸出信號，但內部設計會用到其反饋信號，其正確的端口說明是?

A:Q0:INBITB:Q0:OUTBITC:Q0:INOUTBITD:Q0:BUFFERBIT

答案:Q0:BUFFERBITSTD_LOGIC_1164程序包的正確聲明方法是?

A:USEIEEE.STD_LOGIC_1164.ALLB:USESTD_LOGIC_1164C:USED:USEIEEE.STD_LOGIC_1164

答案:USEIEEE.STD_LOGIC_1164.ALLTYPEweekIS（sun，mon，tue，wed，thr，fri，sat）；week的數據類型是?

A:字符B:枚舉C:BITD:STD_LOGIC

答案:枚舉VHDL語言優先級最高的運算符是?

A:XORB:ANDC:ORD:NOT

答案:NOT變量不能使用的程序結構部分是？

A:過程B:函數C:結構體D:進程

答案:結構體能在進程之間傳遞信息的數據對象是？

A:變量B:信號C:文件D:常量

答案:信號signala:bit;signalb:bit_vector(1downto0);下面正確的表達式是？

A:a<=b(0)B:a<=b

C:b<=aD:a:=b(0)

答案:a<=b(0)a的初值為0；執行語句a<=a+1;a<=a+1;a<=a+1;后，a的值為？

A:2B:0C:3D:1

答案:1布爾表達式Y=AB+C的正確表達式是？

A:Y<=AANDB+CB:Y<=AANDBORCC:Y<=AAND(BORC)D:Y<=AC+C

答案:Y<=AANDBORC有優先級關系的語句是？

A:元件例化語句B:條件賦值語句C:選擇賦值語句D:簡單賦值語句

答案:條件賦值語句在下面程序結構______中執行的語句是并行語句？

A:函數B:結構體C:進程

D:過程

答案:結構體以下

語句不是順序局。

A:loopB:componentC:ifD:case

答案:component常量的正確表達格式是？

A:CONSTANTVcc:REAL:=5.0B:CONSTANTVccREAL=5.0C:CONSTANTVcc:REAL=5.0D:CONSTANTVcc:=5.0

答案:CONSTANTVcc:REAL:=5.0signala,b:bit;signaly:bit_vector(1downto0);下面正確的表達式是？

A:y<=bB:y<=b