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文檔簡介
填空題1、目前國際上較大的PLD器件制造公司有Altera和Xilinx公司。2、當前最流行并成為IEEE標準的硬件描述語言包括VHDL和VerilogHDL。3、高密度可編程邏輯器件HDPLD包括EPLD、CPLD和FPGA。4、PLD從集成密度上可分為LDPLD和HDPLD兩類,其中HDPLD包括__EPLD_____、__CPLD_____和___FPGA_____三種。5、EDA設計流程包括設計準備、設計輸入、設計處理和
器件編程四個步驟。6、圖形文件的擴展名是_.bdf__;QuartusII所建工程的擴展名是_.qpf_;自建元件圖形符號文件的擴展名_.bsf__;VerilogHDL所編程序的擴展名為__.v__。7、圖形文件的擴展名是.bdf;矢量波形文件的擴展名是.vwf;自建元件圖形符號文件的擴展名.bsf。8、可編程邏輯器件的優化過程主要是對__速度__和___資源___的處理過程即時間
優化和面積
優化。9、EDA設計輸入主要包括__圖形輸入__、__文本輸入和__波形__輸入。10、設計處理的最后一步是產生可供器件編程使用的數據文件,對CPLD來說是產生熔絲圖文件即JEDEC文件,對于FPGA來說是產生位流數據文件Bitstream。11、EDA設計輸入主要包括圖形輸入、文本輸入和波形輸入。12、設計優化主要包括面積優化和速度優化。13、VerilogHDL語言的擴展名為.v。14、EDA的中文名稱是電子設計自動化。15、EDA仿真分為功能仿真又稱前仿真、系統級仿真或行為仿真,用于驗證系統的功能;時序仿真又稱后仿真、電路級仿真,用于驗證系統的時序特性、系統性能。16、一般把EDA技術的發展分為___CAD____、__CAE_____和___EDA____三個階段。17、阻塞型賦值符號為=,非阻塞型賦值符號為<=。18、用assign描述的語句我們一般稱之為組合邏輯,并且它們是屬于并行語句,即與語句的書寫次序無關;而用always描述的語句我們一般稱之為組合邏輯或時序邏輯,并且它們是屬于串行語句,即與語句的書寫次序有關。19、a=4’b1001<<2=4’b0100;b=4’b1001>>2=4’b0010;{a,b}=8’b0100001020、`timescale1us/100ns中,1us為時間基準單位,100ns為模擬時間精度。21、標準邏輯位數據類型常用的數值有‘1’、‘0’、‘z’等。22、在VerilogHDL中的常數包括___數字_、___未知x___和___高阻z__三種。選擇題1、在EDA中,ISP的中文含義是B。A、網絡供應商B、在系統可編程C、集成可編程芯片D、使用編程器燒寫PLD芯片2、基于HDL語言的設計稱之為____B____的設計。A、自底向上 B、自頂向下 C、積木式 D、定層3、基于下面技術的PLD器件中允許編程次數最多的是C。A、FLASH B、EEROMC、SRAM D、PROM4、大規模可編程器件主要有CPLD和FPGA兩類,其中CPLD通過A實現其邏輯功能。A、可編程乘積項邏輯B、查找表(LUT)C、輸入緩沖 D、輸出緩沖5、大規模可編程器件主要有FPGA、CPLD兩類,下列對FPGA結構與工作原理的描述中,正確的是___C____。A、FPGA全稱為復雜可編程邏輯器件B、FPGA是基于乘積項結構的可編程邏輯器件C、基于SRAM的FPGA器件,在每次上電后必須進行一次配置D、CPLD是現場可編程邏輯器件6、以下器件中不屬于Altera公司生產的是___D____。A、ispLSI系列器件B、XC9500系列器件C、MAX系列器件D、Virtex系列器件7、基于PLD芯片的設計稱之為____A____的設計。A、自底向上 B、自頂向下 C、積木式 D、定層8、大規模可編程器件主要有FPGA、CPLD兩類,下列對FPGA結構與工作原理的描述中,正確的是___C_____。A、FPGA全稱為復雜可編程邏輯器件;B、FPGA是基于乘積項結構的可編程邏輯器件;C、基于SRAM的FPGA器件,在每次上電后必須進行一次配置;D、在Altera公司生產的器件中,MAX7000系列屬FPGA結構。9、在EDA中,ISP的中文含義是B。A、網絡供應商B、在系統可編程C、集成可編程芯片D、使用編程器燒寫PLD芯片10、AlteraCycloneII系列的芯片EP2C8Q208C8N是屬于___C_____。A、ROM B、CPLDC、FPGA D、GAL11、下列__B__流程是正確的基于EDA軟件的FPGA/CPLD設計流程。A、原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測試B、原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測試C、原理圖/HDL文本輸入→功能仿真→綜合→編程下載→適配→硬件測試D、原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測試12、子系統設計優化,主要考慮提高資源利用率減少功耗(即面積優化),以及提高運行速度(即速度優化);指出下列A是速度優化。A、流水線設計 B、資源共享 C、邏輯優化 D、串行化13、下面在對原理圖輸入設計方法進行數字系統設計的描述中,C是不正確的。A、原理圖輸入設計方法直觀便捷,但不適合完成較大規模的電路系統設計;B、原理圖輸入設計方法一般是一種自底向上的設計方法;C、原理圖輸入設計方法無法對電路進行功能描述;D、原理圖輸入設計方法也可進行層次化設計。14、在C語言的基礎上演化而來的硬件描述語言是___B_____。A、VHDL B、VerilogHDLC、AHD D、CUPL15、EDA的中文含義是A。A、電子設計自動化B、計算機輔助計算C、計算機輔助教學D、計算機輔助制造16、執行QuartusII的B命令,可以檢查設計電路錯誤。A、CreateDefaultSymbolB、Compiler----編譯C、Simulator----時序仿真 D、TimingAnalyzer---時序分析17、下列EDA軟件中,____B____不具有邏輯綜合功能。A、Max+Plus B、ModelSim C、QuartusII D、Synplify18、在EDA工具中能完成在目標系統器件上布局布線軟件稱為C。A、仿真器 B、綜合器 C、適配器 D、下載器19、下列EDA軟件中,___B_____不具有邏輯綜合功能。A、Max+PlusB、ModelSimC、QuartusIID、Synplify20、一種“a=2b'01;b=3b'001;”那么{a,b}=C。A、4b'1011 B、3b'001 C、5b'01001 D、3b'000121、在VerilogHDL語言中,用A表示時鐘信號的上升沿。A、posedgeclkB、negedgeclkC、clk’event D、clk=’122、VerilogHDL程序中,以下標識符正確的是D。A、4adder1B、if C、?b D、adder823、下列標識符中,_____B_____是不合法的標識符。A、State0 B、9moon C、Not_Ack_0 D、signall24、設變量X=3’B010,Y=5’h1B,則{X,Y}的值是AA、01011011 B、01010110 C、11011010 D、0100101125、在VerilogHDL語言中,用B表示時鐘信號的下降沿。A、posedgeclkB、negedgeclkC、clk’event D、clk=’126、在VerilogHDL的端口聲明語句中,用D關鍵字聲明端口為輸入方向。A、output B、inout C、in D、input27、在verilog語言中整型數據與C位寄存器數據在實際意義上是相同的。A、8 B、16 C、32 D、6428、VerilogHDL程序的每個模塊的內容都是嵌在C兩語句之間。A、start和endmodule B、module和endC、module和endmodule D、start和endstart29、不符合1987VHDL標準的標識符是C。A、a_1_in B、a_in_2 C、2_a D、asd_130、一種“a=5d'5;b=3d'3;”那么{a,b}=A。A、8b'00101011B、5d'43C、5b'10111 D、31、在VerilogHDL中,下列語句D不是分支語句。A、if-elseB、case C、casez D、repeat32、P、Q、R都是4bit的輸入矢量,下面哪一種表達形式是正確的D。A、inputP[3:0],Q,R;B、inputP,Q,R[3:0];C、inputP[3:0],Q[3:0],R[3:0];D、input[3:0]P,Q,R;33、一種“a=1b'1;b=3b'001;”那么{a,b}=C。A、4b'0011B、3b'001C、4b'1001D、3b'34、下列語句中不屬于并行語句的是D。A、過程語句B、assign語句C、元件例化語句D、case語句35、下面A是可以用VerilogHDL語言描述,而不能用VHDL語言進行描述的級別。A、開關級B、門電路級C、體系結構級D、寄存器傳輸級36、不完整的IF語句,其綜合結果可實現A。A、時序邏輯電路 B、組合邏輯電路C、雙向電路 D、三態控制電路37、設變量X=3’B010,Y=5’h1B,則{X,Y}的值是AA、01011011B、01010110C、11011010D、01001011名詞解釋EDA技術電子設計自動化,是指計算機技術應用于電子設計過程中而形成的一門新技術。綜合綜合是指將VerilogHDL描述的代碼轉換成實際的電路結構。仿真仿真是指利用仿真工具,在PC上對VerilogHDL代碼所描述的電路功能進行驗證。面積優化在邏輯電路的設計中使得設計所占用的邏輯資源最少。復雜可編程邏輯器件是從PAL和GAL器件發展出來的器件,相對而言規模大,結構復雜,屬于大規模集成電路范圍。自頂向下也就是從整個系統設計的頂層開始,往下一層將系統劃分為若干個子模塊,然后再將每一個子模塊又向下一層劃分為若干的子模塊。ASICASIC:專用集成電路。CPLDCPLD:復雜可編程邏輯器件。FPGAFPGA:現場可編程邏輯器件。IPIP:知識產權核。SOPCSOPC:可編程片上系統。測試模塊是通過對設計部分施加激勵,然后檢查其輸出正確與否來完成其驗證功能的。阻塞賦值對“=”作為賦值符,阻塞語言按順序執行,在下一條語言執行之前,上一條賦值語言必須執行完畢。模塊模塊是VerilogHDL設計中的一個基本組成單元。一個設計是由一個或者多個模塊組成。非阻塞賦值用“<=”作為賦值符,非阻塞賦值語句不會阻塞同一個塊語句中的其它語句的執行。行為描述使用結構化過程語句對時序行為進行描述。結構描述描述設計電路使用的元件及這些元件之間的連接關系。任務任務是定義一個可重復調用的模塊,任務是一個獨立的過程賦值語句。簡答、程序分析什么是功能仿真?什么是時序仿真?(1)功能仿真是直接對HDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬。仿真過程不涉及任何具體器件的硬件特性。用于驗證系統的功能。(2)時序仿真就是接近真實器件運行特性的仿真,仿真文件已包含了經過邏輯門和布線產生的延遲。用于驗證系統的時序特性、系統性能。2、傳統設計方法和EDA設計方法的主要的不同點?(1)設計方法不同。傳統是自下而上的方法,EDA是自上而下的設計方法。(2)傳統設計基于電路板;EDA技術是基于芯片的設計方法。(3)描述方式不同。傳統采用電路圖為主,EDA以硬件描述語言為主。(4)設計手段不同。傳統以手工設計為主,EDA設計為自動設計。3、試簡要說明EDA軟件的FPGA/CPLD設計流程?(1)設計輸入。將電路系統以一定的表達方式輸入計算機。(2)綜合。將電路的高級語言轉換成低級的,可與FPGA/CPLD的基本結構相映射的網表文件或程序。(3)適配。將由綜合器產生的網表文件配置于指定的目標器件中,使之產生最終的下載文件。(4)仿真。根據算法和仿真庫對設計進行模擬,以驗證設計是否正確。(5)下載。將適配后生成的下載或配置文件,通過編程器或編程電纜向FPGA/CPLD下載,以便進行硬件調試和驗證。4、采用可編程邏輯器件進行電路和系統設計有什么好處?(1)便于修改和調試;(2)縮短開發周期,降低開發成本;(3)簡化系統構成,縮小系統體積;(4)降低系統功耗,提高系統可靠性等。5、試簡要說明ISP的技術特點?(1)全面實現了硬件設計與修改的軟件化;(2)簡化了設計與調試過程;(3)容易實現系統硬件的現場升級;(4)有利于降低系統成本,提高系統可靠性;(5)器件制造工藝先進,工作速度快,功耗低,集成度高,使用壽命長。6、簡述用EDA技術設計電路的設計流程?(1)設計準備。準備工作,如方案論證、系統設計、器件選擇等。(2)設計輸入。將電路系統以一定的表達方式輸入計算機。(3)設計處理。綜合,優化,適配,產生編程文件。(4)設計校驗。包括功能仿真和時序仿真。(5)器件編程。對器件植入編程數據文件。(6)器件測試和設計驗證。測試器件是否達到預定功能。7、always語句和initial語句的關鍵區別是什么?能否相互嵌套?always語句是循環語句,initial只執行一次。它們不能嵌套。8、Reg型和wire型信號有什么本質的區別?Reg型信號的初始值一般是什么?Reg型信號用于進程語句中,并且其語句是順序語句;而wire型信號則用于模塊中,并且其語句是并發語句。Reg型信號的初始值一般為左邊值,即0。9、寫出下面程序中變量x、y、cnt、m、q的類型。assginx=y;always@(posegdeclk)begincnt=m+1;q=~q;endx為wire型;y為reg或wire型;cnt為reg型;m為reg或wire型;q為reg型;10、畫出下面程序段中r的仿真波形?initial#20r=1’#10r=1’#15r=1’#25r=1’#5r=1’endXXXXXXXX203045707511、畫出下面程序段中r的仿真波形?fork#20r=1’#10r=1’#15r=1’#25r=1’#5r=1’joinXXXXX 51015202512、根據下面的程序,畫出產生的信號波形。modulesignal_gen1(d_out);outputd_out;regd_out;initialbegind_out=0;#1d_out=1;#2d_out=0;#3d_out=1;#4d_out=0;end;endmodule123413、程序注釋,對下面這一段程序加以注釋,并說出其功能。modulerlshift8(q,d,lod,clk,clr,s,dir,dil);//模塊端口定義,模塊名為rlshift8,端口有q,d,lod,clk,clr,s,dir,dilinput[7:0] d;//聲明輸入端口,d是8位向量input lod,clk,clr,s,dir,dil;//聲明輸入端口output[7:0] q;//聲明輸出端口,q是8位向量reg[7:0] q;//聲明q是8位reg型變量always@(posedgeclk)begin if(~clr) q='b00000000;//如果復位信號clr為低電平,則復位 elseif(lod) q=d;//否則如果lod=1,則q=d elseif(s)beginq=q>>1; //q右移一位 q[7]=dir;//q[7]=dirend //實現右移操作elsebegin q=q<<1; //q左移一位 q[0]=dil;//q[0]=dilend//實現左移操作endendmodule本程序的邏輯功能是:8位雙向移位寄存器14、程序注釋,對下面這一段程序加以注釋,并說出其功能。moduleAAA(a,b);//模塊端口定義,模塊名為AAA,端口有a,boutputa;//聲明輸出端口input[6:0]b;//聲明輸入端口,b是7位向量reg[2:0]sum;//聲明sum是3位reg型變量integeri;//聲明i是integer型變量rega;//聲明a是reg型變量always@(b)beginsum=0;for(i=0;i<=6;i=i+1)if(b[i])sum=sum+1;//如果有人投票,投票數加1if(sum[2])a=1;//如果sum>=4,通過elsea=0;//否則不通過endendmodule本程序的邏輯功能是:__7人投票表決器____。15、下面實現的是一個計數器的功能,并用數碼管顯示。請把正確的程序寫在試卷上。modulealpher(choice,data,clk)inputsclk;outputschoice,data;[6:0]regcount;[3:0]always@(posedgesclkorchoice)begincount=count+1;case(count)4'b0000:data<=8'b11111100;//(共陰的數字0)4'b0001:data<=8'b01100000;4'b0010:data<=8'b11011010;4'b0011:data<=8'b11110010;4'b0100:data<=8'b01100110;4'b0101:data<=8'b10110110;4'b0110:data<=8'b10111110;4'b0111:data<=8'b11100000;4'b1000:data<=8'b11111110;4'b1001:data<=8'b11110110;4'b1010:data<=8'b11101110;4'b1011:data<=8'b00111110;4'b1100:data<=8'b10011100;4'b1101:data<=8'b01111010;4'b1110:data<=8'b10011110;endcasechoice=8'b1000000;//(點亮第1位數碼管)endmodule正確程序為:modulealpher(choice,data,clk)inputclk;output[7:0]choice,data;reg[3:0]count;always@(posedgeclkorchoice)begincount<=count+1;case(count)4'b0000:data<=8'b11111100;//(共陰的數字0)4'b0001:data<=8'b01100000;4'b0010:data<=8'b11011010;4'b0011:data<=8'b11110010;4'b0100:data<=8'b01100110;4'b0101:data<=8'b10110110;4'b0110:data<=8'b10111110;4'b0111:data<=8'b11100000;4'b1000:data<=8'b11111110;4'b1001:data<=8'b11110110;4'b1010:data<=8'b11101110;4'b1011:data<=8'b00111110;4'b1100:data<=8'b10011100;4'b1101:data<=8'b01111010;4'b1110:data<=8'b10011110;endcasechoice=8'b10000000;//(點亮第1位數碼管)endmodule16、采用VerilogHDL語言設計一個帶使能的三—八譯碼器,輸入信號為d,輸出信號為y,使能信號en為高電平時真值表如下,en為低電平時輸出數據8'b11111111。使能信號en為高電平時真值表d[2:0]輸入y[7:0]輸出d[2:0]輸入y[7:0]輸出3'b0008'b111111103'b
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