邏輯電路結(jié)構(gòu)與硬件描述片上微控制系統(tǒng)原理與項(xiàng)目設(shè)計(jì)第三講上節(jié)復(fù)習(xí)課程講授思路布爾邏輯量布爾邏輯運(yùn)算布爾邏輯函數(shù)數(shù)字邏輯電路邏輯門邏輯電路邏輯符號(hào)真值表波形圖電路功能信號(hào)代數(shù)式數(shù)學(xué)HDL硬件結(jié)構(gòu)邏輯電路結(jié)構(gòu)因果系統(tǒng)只有輸入發(fā)生變化輸出才可能變化兩種類型組合邏輯電路（組合電路）一個(gè)電路的輸入相同時(shí)輸出也相同任何一時(shí)刻的穩(wěn)態(tài)輸出僅僅取決于該時(shí)刻的輸入，而與電路原來(lái)的狀態(tài)無(wú)關(guān)時(shí)序邏輯電路（時(shí)序電路）相同輸入在不同時(shí)刻的輸出不同表明邏輯運(yùn)算與時(shí)間有關(guān)任一時(shí)刻的輸出不僅與該時(shí)刻輸入變量有關(guān)，而且還與過(guò)去時(shí)刻電路內(nèi)部電平有關(guān)具有記憶功能輸入沒(méi)變化，輸出不可發(fā)生變化組合電路任何一時(shí)刻的穩(wěn)態(tài)輸出僅僅取決于該時(shí)刻的輸入與電路原來(lái)的狀態(tài)無(wú)關(guān)無(wú)記憶功能數(shù)學(xué)描述X=(x1,…,xn)表示輸入邏輯量Z=(z1,…,zm)表示輸出邏輯量Z=F(X)表示邏輯函數(shù)F=(f1,...,fm)fi是zi與X之間的邏輯函數(shù)

組合電路示例輸入為A、B、C，輸出是F1、F2，試判定它們是否為組合電路輸出組合電路示例通過(guò)比較相同的A、B、C組合其輸出是否相同來(lái)判定是否為組合邏輯輸出波形真值表A00001111000011110B00110011001100110C01010101010101010F111101100111011001F211100000110000111組合電路示例

輸入輸出ABCF1F2000110011101011/001100100101011011000/111100/1時(shí)序電路任一時(shí)刻的輸出不僅與該時(shí)刻輸入變量有關(guān)，而且還與過(guò)去時(shí)刻電路內(nèi)部電平有關(guān)具有記憶功能觸發(fā)器具有記憶功能的基本電路狀態(tài)輸出就是所要記憶的數(shù)狀態(tài)轉(zhuǎn)移當(dāng)某輸入信號(hào)發(fā)生某種特定變化時(shí)，觸發(fā)器可以從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)換到另一個(gè)穩(wěn)定態(tài)觸發(fā)條件觸發(fā)狀態(tài)改變的條件產(chǎn)生狀態(tài)轉(zhuǎn)移的輸入信號(hào)的特征高電平（值為1）、低電平（值為0）、上升沿（從低電平變?yōu)楦唠娖降乃查g，值用

表示）、下降沿（從高電平變?yōu)榈碗娖降乃查g，值用

表示）只有觸發(fā)條件滿足，狀態(tài)才可能發(fā)生變化，否則狀態(tài)不變，即保持操作。時(shí)序電路狀態(tài)當(dāng)前狀態(tài)（現(xiàn)態(tài)）Q觸發(fā)時(shí)的狀態(tài)觸發(fā)后的狀態(tài)（次態(tài)）Qn+1電路框圖存儲(chǔ)電路采用觸發(fā)器構(gòu)成存儲(chǔ)電路來(lái)保存當(dāng)前內(nèi)部信號(hào)供將來(lái)使用組合電路將當(dāng)前輸入和當(dāng)前保存的過(guò)去產(chǎn)生的內(nèi)部信號(hào)組合產(chǎn)生當(dāng)前輸出和當(dāng)前內(nèi)部信號(hào)時(shí)序電路信號(hào)輸入X=(x1,x2,…,xn)狀態(tài)Q=(q1,q2,…,qj)存儲(chǔ)電路的狀態(tài)輸出組合電路的內(nèi)部輸入輸出Z=(z１,z2,…,zm)激勵(lì)Y=(y1,y2,…,yk)存儲(chǔ)電路的激勵(lì)信號(hào)組合電路的內(nèi)部輸出電路狀態(tài)轉(zhuǎn)移函數(shù)Qn+1=H(X,Q)輸出函數(shù)Z=F(X,Q)激勵(lì)函數(shù)Y=G(X,Q)時(shí)序電路確定輸入輸出及觸發(fā)條件B變化時(shí)A不一定變化A變化時(shí)B一定變化A在B下降沿變化A輸出，B輸入B下降沿觸發(fā)時(shí)序電路確定輸入輸出及觸發(fā)條件B、C不變時(shí)A變化A、C不變時(shí)B變化A不是輸出C在A或B上升沿變化A、B輸入，C輸出A和B上升沿觸發(fā)B不是輸出C變化時(shí)A或B必變化課程講授思路布爾邏輯量布爾邏輯運(yùn)算布爾邏輯函數(shù)數(shù)字邏輯電路邏輯門邏輯電路邏輯符號(hào)真值表波形圖電路功能信號(hào)代數(shù)式數(shù)學(xué)HDL硬件結(jié)構(gòu)硬件描述語(yǔ)言邏輯符號(hào)基本器件邏輯運(yùn)算觸發(fā)器專用集成電路功能電路通過(guò)連接線將所用的邏輯符號(hào)連接在一起構(gòu)成電路硬件描述語(yǔ)言采用專用語(yǔ)句以文本描述的方式構(gòu)建功能電路減少對(duì)邏輯化簡(jiǎn)的過(guò)度依賴直觀地利用規(guī)定的運(yùn)算符來(lái)實(shí)現(xiàn)功能有利于大規(guī)模電路的實(shí)現(xiàn)邏輯符號(hào)方式直觀看出邏輯關(guān)系、容易定義連接信號(hào)復(fù)雜的邏輯電路需要太多的符號(hào)及連接線描述麻煩硬件描述語(yǔ)言減少?gòu)?fù)雜邏輯的符號(hào)描述，便于維護(hù)設(shè)計(jì)者不易形成整體框架，不直觀邏輯符號(hào)與硬件描述語(yǔ)言同時(shí)使用兩者本質(zhì)是一致的邏輯符號(hào)描述應(yīng)用在模塊級(jí)，用來(lái)描述整個(gè)電路的構(gòu)架硬件描述語(yǔ)言側(cè)重于功能級(jí)描述及系統(tǒng)的實(shí)現(xiàn)做到“電路在心中，程序在手中”避免設(shè)計(jì)過(guò)度軟件化而導(dǎo)致電路連接關(guān)系較亂。硬件描述語(yǔ)言邏輯符號(hào)硬件描述語(yǔ)言電路描述基本單元：邏輯運(yùn)算、觸發(fā)器、專用集成電路功能電路：通過(guò)連接線將所用的邏輯符號(hào)連接在一起構(gòu)成電路采用專用語(yǔ)句以文本描述優(yōu)點(diǎn)可以直觀看出邏輯關(guān)系，并非常容易定義連接信號(hào)可以減少對(duì)邏輯化簡(jiǎn)的過(guò)度依賴；可以直觀地利用規(guī)定的運(yùn)算符來(lái)實(shí)現(xiàn)功能，有利于大規(guī)模電路的實(shí)現(xiàn)；可以減少?gòu)?fù)雜邏輯的符號(hào)描述，并且便于維護(hù)缺點(diǎn)復(fù)雜的邏輯電路需要太多的符號(hào)及連接線，比較麻煩不直觀，設(shè)計(jì)者不易形成整體框架應(yīng)用模塊級(jí)，用來(lái)描述整個(gè)電路的構(gòu)架功能級(jí)描述及系統(tǒng)的實(shí)現(xiàn)電路在心中，代碼在手中避免設(shè)計(jì)過(guò)度軟件化而導(dǎo)致電路連接關(guān)系較亂VerilogHDL模塊最基本設(shè)計(jì)單元模塊聲明由模塊名稱和模塊輸入輸出端口列表組成module模塊名(端口名1,端口名2,...,端口名n);endmodule端口定義輸入input端口名1,端口名2,...,端口名n;輸出output端口名1,端口名2,...,端口名n;雙向inout端口名1,端口名2,...,端口名n;相同類型端口列表x[m],…,x[n]<類型>[m:n]xmoduletest(A,B,C,CP,F1,F2);inputA,B,C,CP;outputF1,F2;wireF1;regF2;always@(posedgeCP)F2<=F1;

assignF1=A&B|C;endmoduleVerilogHDL模塊信號(hào)聲明模塊中所用到的所有信號(hào)都進(jìn)行類型聲明連續(xù)型wire只要輸入有變化，輸出馬上無(wú)條件地反映不能作為存儲(chǔ)電路的狀態(tài)例：x是3位連線型信號(hào)wire[2:0]x;寄存器型reg一定要有觸發(fā)輸出才會(huì)反映輸入可以作為存儲(chǔ)電路的狀態(tài)，也可以作為組合電路的輸出例：y和z為一寄存器型信號(hào)，cnt為4位寄存器型信號(hào)regy,z;reg[3:0]cnt;moduletest(A,B,C,CP,F1,F2);inputA,B,C,CP;outputF1,F2;wireF1;regF2;always@(posedgeCP)F2<=F1;

assignF1=A&B|C;endmoduleVerilogHDL模塊邏輯功能定義持續(xù)賦值語(yǔ)句assign過(guò)程賦值塊always調(diào)用元件（元件例化）always語(yǔ)句是上升沿觸發(fā)的存儲(chǔ)電路assign語(yǔ)句是變量A、B、C的組合電路兩條語(yǔ)句是同時(shí)工作的F2鎖存當(dāng)前A、B、C產(chǎn)生的F1moduletest(A,B,C,CP,F1,F2);inputA,B,C,CP;outputF1,F2;wireF1;regF2;always@(posedgeCP)F2<=F1;

assignF1=A&B|C;endmodule所有語(yǔ)句都是并行同時(shí)執(zhí)行，與書寫先后無(wú)關(guān)VerilogHDL模塊模板module<頂層模塊名>(<輸入輸出端口列表>);

/*端口聲明*/output輸出端口列表;//輸出端口聲明input輸入端口列表;//輸入端口聲明

/*定義數(shù)據(jù)、信號(hào)類型，函數(shù)聲明*/wire信號(hào)名;reg信號(hào)名;/*邏輯功能定義*/

assign<結(jié)果信號(hào)名>=<表達(dá)式>;always@(<敏感信號(hào)表達(dá)式>)begin//過(guò)程賦值end/*例化模塊*/<調(diào)用模塊名><例化模塊名>(<端口列表>);

門元件關(guān)鍵字<例化門元件名>(<端口列表>);endmoduleVerilogHDL-運(yùn)算量常量三種類型整數(shù)、實(shí)數(shù)和字符串4種方式來(lái)表示邏輯狀態(tài)0表示邏輯0（低電平）、1表示邏輯1（高電平）、x表示不確定、z表示高阻態(tài)表示格式<位寬>'[b/d/o/h]<值>b、d、o、h分別代表為二、十、八、十六進(jìn)制parameter定義一個(gè)標(biāo)志符，代表一個(gè)常量parameter參數(shù)名1=表達(dá)式1,參數(shù)名2=表達(dá)式2,……;變量采用非負(fù)整數(shù)作為下標(biāo)來(lái)定義，變量的位數(shù)也稱為位寬reg[3:0]X;位寬為4的寄存器變量X，每位按先后順序分別標(biāo)識(shí)為X[3]、X[2]、X[1]和X[0]wire[1:4]Y;定義了位寬為4的連線型變量Y，每位按先后順序分別標(biāo)識(shí)為Y[1]、Y[2]、Y[3]和Y[4]8'hab、4'b0110、5'o17、6'd35parameterN=8,M=2;VerilogHDL-運(yùn)算符運(yùn)算符算術(shù)運(yùn)算符+（加）、-（減）、*（乘）、/（除）、%（求模）位運(yùn)算符&（按位與）、|（按位或）、~（按位非）、^（按位異或）、~^（按位同或）邏輯運(yùn)算符&&（邏輯與）、||（邏輯或）、!（邏輯非）關(guān)系運(yùn)算符<（小于）、<=（小于等于）、>（大于）、>=（大于等于）、==（等于）、===（全等于）、!=（不等于）、!==（不全等于）縮位運(yùn)算符&（與）、~&（與非）、|（或）、~|（或非）、^（異或）、~^（同或）單目運(yùn)算，將運(yùn)算量的各位作為邏輯量進(jìn)行運(yùn)算符規(guī)定的操作移位運(yùn)算符<<（左移）、>>（右移）采用0進(jìn)行補(bǔ)充。條件運(yùn)算符運(yùn)算符為“?:”，它是三目運(yùn)算符<條件>？<表達(dá)式1>:<表達(dá)式2>若條件成立，則取表達(dá)式1的值，否則取表達(dá)式2的值。位拼接運(yùn)算符運(yùn)算符為“{}”將{}中的變量拼接為一個(gè)多位的變量重復(fù)拼接符為“{n{}}”重復(fù)n次后面的內(nèi)容后拼接在一起優(yōu)先級(jí)從高到低依次為（!、~）、（*、/、%）、（+、-）、（<<、>>）、（<、<=、>、>=）、（==、!=、===、!==）、（&、~&）、（^、~^）、（|、~|）、&&、||、?:VerilogHDL–行為語(yǔ)句過(guò)程語(yǔ)句always@(<觸發(fā)條件列表>)觸發(fā)條件列表也稱為敏感信號(hào)表達(dá)式，觸發(fā)條件寫在敏感信號(hào)表達(dá)式之中，當(dāng)觸發(fā)條件滿足時(shí)，其后的語(yǔ)句才能被執(zhí)行觸發(fā)條件列表中的多個(gè)條件之間采用“or”來(lái)連接觸發(fā)條件分為兩類電平敏感型邊沿敏感型上升沿（由低電平變到高電平）下降沿（由高電平變到低電平）由一種類型的敏感信號(hào)來(lái)觸發(fā)不要將邊沿敏感型信號(hào)和電平敏感型信號(hào)列在一起always@(AorB)always@(A)//A發(fā)生改變時(shí)always@(posedgeA)//A上升沿時(shí)always@(negedgeA)//A下降沿時(shí)always@(*)//任一輸入變化時(shí)VerilogHDL–賦值語(yǔ)句塊語(yǔ)句begin-end賦值語(yǔ)句assign持續(xù)賦值用于組合邏輯的賦值always過(guò)程賦值非阻塞賦值在整個(gè)過(guò)程塊結(jié)束時(shí)才完成賦值操作并行賦值操作阻塞賦值語(yǔ)句結(jié)束后賦值操作完成串行執(zhí)行assignF=(A&B)|(~A&~C);always@(posedgecp)beginb<=c;a<=b;endalways@(posedgecp)beginb=c;a=b;end//非阻塞賦值示例modulenon_blocking_example;rega,b,c;initialbegina=0;b=0;c=0;a<=1;b<=a;c<=b;endendmodule//阻塞賦值示例moduleblocking_example;rega,b,c;initialbegina=0;b=0;c=0;a=1;b=a;c=bendendmodule//結(jié)果是:a=1,b=1,c=1//在下一個(gè)時(shí)鐘邊緣，結(jié)果是:a=1,b=0,c=0VerilogHDL-條件語(yǔ)句if–else語(yǔ)句①if(表達(dá)式)

語(yǔ)句/語(yǔ)句塊;②if(表達(dá)式)

語(yǔ)句1/語(yǔ)句塊1;else

語(yǔ)句2/語(yǔ)句塊2;③if(表達(dá)式1)

語(yǔ)句1/語(yǔ)句塊1;elseif(表達(dá)式2)

語(yǔ)句2/語(yǔ)句塊2;?elseif(表達(dá)式n)

語(yǔ)句n/語(yǔ)句塊n;else

語(yǔ)句n+1/語(yǔ)句塊n+1;case語(yǔ)句case、casez和casexcase(條件表達(dá)式)值1:語(yǔ)句1;值2:語(yǔ)句2;┇值n:語(yǔ)句n;default:語(yǔ)句n+1;endcase若干個(gè)值的執(zhí)行語(yǔ)句相同，可以將這幾個(gè)值采用“,”相連若為0、x和z則按“假”處理；若為1則按“真”處理case是全等比較，而對(duì)x和z值不敏感判定結(jié)果casecasexcasez01xz01xz01xz01000101110011010001110101x001011110011z000111111111VerilogHDL-組合電路采用assign采用過(guò)程賦值使用條件語(yǔ)句設(shè)計(jì)一定要列出所有條件分支if語(yǔ)句一定要加else語(yǔ)句case語(yǔ)句中值沒(méi)有全列出時(shí)一定加default語(yǔ)句moduletest(X,Z);input[n:1]X;output[m:1]Y;reg[m:1]Y;always@(*)//輸入變化時(shí)case(X) n’d0:Z<=; n’d1:Z<=;

? n’dN:Z<=; default:Z<=;endcaseendmoduleVerilogHDL-組合電路輸入輸出ABF1F200CC01BC?10BC?11CC輸入輸出輸入輸出ABCF1F2ABCF1F20000010001001111010001011110000111011111moduletest(A,B,C,F1,F2);inputA,B,C;outputF1,F2;regF1,F2;always@(*)case({A,B,C})0,5,6:{F1,F2}<=2'b00;1,2,7:{F1,F2}<=2'b11;3:{F1,F2}<=2'b10;4:{F1,F2}<=2'b01;endcaseendmodulemoduletest(A,B,C,F1,F2);inputA,B,C;outputF1,F2;regF1,F2;always@(*)case({A,B})0,3:{F1,F2}<={C,C};1,2:{F1,F2}<={B,~C};endcaseendmodulemoduletest(A,B,C,D,F1,F2,F3);inputA,B,C,D;outputF1,F2,F3;assign{F1,F2,F3}=A?3'b000:B?3'b010:C?3'b100:{2'b11,~D};endmoduleVerilogHDL-組合電路moduletest(A,B,C,D,F1,F2,F3);inputA,B,C,D;outputF1,F2,F3;regF1,F2,F3;always@(*)casex({A,B,C})3'b1xx:{F1,F2,F3}<=3'b000;3'b01x:{F1,F2,F3}<=3'b010;3'b001:{F1,F2,F3}<=3'b100;3'b000:{F1,F2,F3}<={2'b11,~D};endcaseendmodule輸入輸出ABCDF1F2F31

00001

010001

10000011100000111moduletest(A,B,C,D,F1,F2,F3);inputA,B,C,D;outputF1,F2,F3;regF1,F2,F3;always@(*)if(A){F1,F2,F3}<=3'b000;elseif(B){F1,F2,F3}<=3'b010;elseif(C){F1,F2,F3}<=3'b100;else{F1,F2,F3}<={2'b11,~D};endmoduleVerilogHDL–仿真新建模塊文件xxx.v定義模塊既可以一個(gè)模塊一個(gè)文件，也可以多個(gè)模塊多個(gè)文件但不能出現(xiàn)多個(gè)相同名稱的模塊新建測(cè)試文件xxx_tb.v定義一個(gè)測(cè)試模塊，將所用到的模塊進(jìn)行例化，初始化輸入信號(hào)例化模塊名實(shí)例名(.端口1(信號(hào)1),端口2(信號(hào)2),…,端口M(信號(hào)M));module模塊名(端口1,端口2,…,端口M);┆endmoduletest(A,B,F)testu_0(.A(x),.B(y),.F(z));VerilogHDL–仿真新建測(cè)試文件xxx_tb.v例化初始化采用initial語(yǔ)句對(duì)輸入信號(hào)的描述reg型變量賦初值不帶觸發(fā)條件，過(guò)程中的塊語(yǔ)句沿時(shí)間軸只執(zhí)行一次，且所賦值的信號(hào)必須是reg型延時(shí)變化采用延時(shí)語(yǔ)句#n來(lái)實(shí)現(xiàn)延時(shí)n個(gè)時(shí)間基準(zhǔn)在always語(yǔ)句中采用延時(shí)來(lái)產(chǎn)生時(shí)鐘信號(hào)時(shí)間基準(zhǔn)及其分辨率采用timescale來(lái)聲明編譯源文件生成波形文件，并采用波形顯示工具察看仿真波形initialbegin

語(yǔ)句1;

語(yǔ)句2;?endrega,b;initialbegina=0;b=1;end`timescale1ns/1psrega;initialbegina=0;#100a=1;#300a=0;#500$finish;endregclk;always#500clk=~clk;initialclk=1;信號(hào)a置0，保持100ns后變?yōu)?，再保持300ns后變?yōu)?，保持500ns后仿真結(jié)束。VerilogHDL–仿真示例新建And2.v文件moduleAnd2(A,B,F);inputA,B;outputF;assignF=A&B;endmodulemoduleAnd2(A,B,F);inputA,B;outputF;r