門電路梁明理著電子線路課件2.1基本邏輯門電路2.1.1三級管的開關特性三極管開關的通斷是受基極b控制。BBCECE第2頁,共56頁，2024年2月25日，星期天特性曲線

三極管輸出特性曲線IC=f(Uce)

Ib=C飽和區:(1)

IC受Uce顯著控制的區域，該區域內Uce的數值較小，一般Uce＜0.7V(硅管)。發射結正偏，集電結正偏(2)Uces=0.3V左右截止區：——Ib=0的曲線的下方的區域Ib=0Ic=IceoNPN：Ube0.5V,管子就處于截止態通常該區：發射結反偏，集電結反偏。輸出特性曲線可以分為三個區域:第3頁,共56頁，2024年2月25日，星期天特性曲線

三極管輸出特性曲線放大區—IC平行于Uce軸的區域，曲線基本平行等距。(1)

發射結正偏，集電結反偏，電壓Ube大于0.7V左右(硅管)。(2)Ic=Ib,即Ic主要受Ib的控制。判斷三極管工作狀態的依據：飽和區:發射結正偏，集電結正偏截止區：發射結電壓小于開啟電壓,

集電結反偏放大區:發射結正偏，集電結反偏第4頁,共56頁，2024年2月25日，星期天2.1.2三極管的開關特性及反相器下面以NPN硅管為例進行分析三極管是電流控制的電流源，在模擬電路中，工作在放大區。在數字電路中工作在飽和區或截止區——開關狀態。TRcRBUCCiCiBuiuCEuOuCEiC0ICS負載線放大區截止區IBSIB=0UCC三極管CE之間相當于一個開關：在飽和區“閉合”，截止區“斷開”第5頁,共56頁，2024年2月25日，星期天一、三極管開關特性1.三極管的截止條件和等效電路當輸入信號uI=UIL=0.3V時（UBE=0.3V<0.5V）三極管截止，iB=0，iC≈0，uO=UOH=UCC輸入特性0uBE/ViB0.50.7BCE等效電路可靠截止條件為:UBE<0V截止時，iB、iC都很小，三個極均可看作開路TRCRBUCCui=0.3ViCiBuCE飽和區截止區ICSIBSIB=0UCCuCEiC0uO輸出特性第6頁,共56頁，2024年2月25日，星期天2.三極管的飽和條件和等效電路在模擬電路中，為了不產生失真，通常規定飽和時UCES=1V。由于三極管的輸入特性很陡，通常認為飽和時的UBES和導通時的UBE相等（硅管：0.7V，鍺管0.3V）在數字電路中，為了更接近理想開關，規定飽和時UCES=0.3V。輸入特性0uBE/ViB/μAUBES飽和區截止區ICSIBSIB=0UCCuCEiC0輸出特性UCES臨界飽和電壓UCES=0.6-0.7第7頁,共56頁，2024年2月25日，星期天將三極管剛剛從放大進入飽和時的狀態稱為：臨界飽和狀態。當輸入信號uI=UIH=3.2V時iCuCEuOui=3.2ViBTRcRBUCCIB=0UCCuCEiC0輸出特性ICSIBSUCES臨界飽和集電極電流：定義飽和深度：臨界飽和基極電流：可靠飽和條件為：iB≥IBSUCESBCEUBES等效電路第8頁,共56頁，2024年2月25日，星期天3.三極管三極管的動態開關特性當基極施加一矩形電壓uI時截止到飽和所需的時間稱為開啟時間ton，它基本上由三極管自身決定。iC、uO波形不夠陡峭，

iC、uO滯后于uI，即三極管在截止與飽和狀態轉換需要一定的時間。這是由三極管的結電容引起的，內部載流子的運動過程比較復雜。uI

iC

uO

UIL

UIL

ICS

0

Ucc

UCES

tontoff飽和到截止所需的時間稱為關閉時間toff，它與飽和深度S有直接關系，S越大toff越長。第9頁,共56頁，2024年2月25日，星期天三極管非門①uA＝0V時，三極管截止，iB＝0，iC＝0，輸出電壓uY＝VCC＝5V②uA＝5V時，三極管導通。基極電流為：iB＞IBS，三極管工作在飽和狀態。輸出電壓uY＝UCES＝0.3V。三極管臨界飽和時的基極電流為：第10頁,共56頁，2024年2月25日，星期天2.1.3二極管門電路1、二極管與門Y=AB第11頁,共56頁，2024年2月25日，星期天2、二極管或門Y=A+B第12頁,共56頁，2024年2月25日，星期天RAABCFRBRCTP1D4D5D1D2D3D1D2D3

和RA構成二極管與門。D4D5

為電平移位二極管。T、RC、RB構成反相器。當ABC輸入中只要有一個為0.3V時：VP1=0.3+0.7=1V,二極管正向導通壓降＝0.7VT截止，F=VCC當ABC輸入全為3.6V時:VP1=2.1VT飽和

F=Vces2=0.3V全高為低，一低出高。是與非門。DTL邏輯門電路電路組成工作原理：穩態0.3V3.6V5V第13頁,共56頁，2024年2月25日，星期天

2.1.4正負邏輯

在數字系統中，邏輯值是用邏輯電平表示的。若用邏輯高電平UOH表示邏輯“真”，用邏輯低電平UOL表示邏輯“假”，則稱為正邏輯；反之，則稱為負邏輯。本教材采用正邏輯。當規定“真”記作“1”，“假”記作“0”時，正邏輯可描述為：若UOH代表“1”，UOL代表“0”，則為正邏輯；反之，則為負邏輯。

UOH和UOL統稱為邏輯電平，其值因邏輯器件內部結構不同而異(后述)。

UOH和UOL的差值(叫邏輯擺幅)愈大，則“１”和“0”的區別越明顯，電路可靠性越高。第14頁,共56頁，2024年2月25日，星期天TTL—晶體管-晶體管邏輯集成電路2.2TTL邏輯門電路集成門電路雙極型TTL(Transistor-TransistorLogicIntegratedCircuit,TTL)ECLNMOSCMOSPMOSMOS型（Metal-Oxide-

Semiconductor，MOS）MOS—金屬氧化物半導體場效應管集成電路(EmitterCoupledLogic)第15頁,共56頁，2024年2月25日，星期天2.2.1TTL與非門的基本原理TTL與非門的內部結構+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCNNPT1是輸入級（與門）T2是放大級T3、T4

、T5

是輸出級（非門）第16頁,共56頁，2024年2月25日，星期天圖3-2多射極晶體管的結構及其等效電路第17頁,共56頁，2024年2月25日，星期天1.任一輸入為低電平（0.3V）時“0”1V不足以讓T2、T5導通三個PN結導通需2.1V+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCT2、T5截止uouo=5-uR2-ube3-ube43.6V高電平！NNP第18頁,共56頁，2024年2月25日，星期天+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC“1”全導通電位被嵌在2.1V全反偏

1V截止2.輸入全為高電平（3.6V）時或輸入全甩空T2、T5飽和導通uo=0.3V輸出低電平輸入懸空，相當于輸入“1”NNP第19頁,共56頁，2024年2月25日，星期天輸入、輸出的邏輯關系式：+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC第20頁,共56頁，2024年2月25日，星期天2.2.2TTL與非門的外特性及主要參數外特性：指的是電路在外部表現出來的各種特性。掌握器件的外特性及其主要參數是用戶正確使用、維護和設計電路的重要依據。下面介紹手冊中常見的特性曲線及其主要參數。

第21頁,共56頁，2024年2月25日，星期天TTL與非門的外特性及主要參數（一）電壓傳輸特性

TTL與非門輸入電壓UI與輸出電壓UO之間的關系曲線，即UO=f（UI）。截止區：當UI≤0.6V，Ub1≤1.3V時，T2、T5截止，輸出高電平UOH=3.6V。線性區：當0.6V≤UI≤1.3V，0.7V≤Ub2＜1.4V時，T2導通，T5仍截止，UC2隨Ub2升高而下降，經T3、T4射隨器使UO下降。轉折區：當UI≥1.3V時，輸入電壓略微升高，輸出電壓急劇下降，因為T2、T3、T4、T5均處于放大狀態。飽和區：UI繼續升高，T1進入倒置工作狀態Ub1=2.1V，此時T2、T5飽和，T3、T4截止，輸出低電平UOL=0.3V，且UO不隨UI的增大而變化。

第22頁,共56頁，2024年2月25日，星期天ABCDETTL與非門的外特性及主要參數根據電壓傳輸特性，可以求出TTL與非門幾個重要參數：輸出高電平UOH和輸出低電平UOL

、閾值電壓UTH、開門電平UON和關門電平UOFF

、噪聲容限等。1.輸出高電平UOH和輸出低電平UOL

：

AB段所對應的輸出電壓為UOH。DE段所對應的輸出電壓為UOL。一般要求UOH≥3V，UOL＜0.4V。3.開門電平UON：指的是輸出電平UO=0.3V時，允許輸入高電平的最小值。UON典型值為1.4V，一般產品要求UON≤1.8V。4.關門電平UOFF：指的是在保證輸出電壓為額定高電平UOH的90%時，允許輸入低電平的最大值。一般產品要求UOFF≥0.8V。2.閾值電壓UTH：CD段中點所對應的輸入電壓稱為閾值電壓UTH，也稱門檻電壓。UTH=1.3～1.4V。第23頁,共56頁，2024年2月25日，星期天低電平噪聲容限U

NL：高電平噪聲容限U

NH：

噪聲容限TTL與非門的外特性及主要參數噪聲容限表示門電路抗干擾能力的參數。第24頁,共56頁，2024年2月25日，星期天（二）輸入特性輸入電流與輸入電壓之間的關系曲線，即II=f（UI）。1.輸入短路電流IIS（輸入低電平電流IIL）當UIL=0V時由輸入端流出的電流。2.輸入漏電流IIH（輸入高電平電流）指一個輸入端接高電平，其余輸入端接低電平，流入該輸入端的電流，約10μA左右。TTL與非門的外特性及主要參數假定輸入電流II流入T1發射極時方向為正，反之為負。前級驅動門導通時，IIS將灌入前級門，稱為灌電流負載。前級驅動門截止時，IIH從前級門流出，稱為拉電流負載。第25頁,共56頁，2024年2月25日，星期天TTL與非門的外特性及主要參數（三）輸入負載特性

UI在一定范圍內會隨著Ri的增加而升高，形成Ui=f（Ri）變化曲線，稱為輸入負載特性。若要使與非門穩定在截止狀態，輸出高電平，應選擇Ri＜ROFF(0.7k)。若要保證與非門可靠導通，輸出低電平，應選擇Ri≥RON(1.5k)。第26頁,共56頁，2024年2月25日，星期天TTL與非門的外特性及主要參數（四）功耗功耗有靜態功耗和動態功耗之分。動態功耗指的是電路發生轉換時的功耗。靜態功耗指的是電路沒有發生轉換時的功耗。靜態功耗有空載導通功耗PON和空載截止功耗POFF兩個參數。

1.空載導通功耗PON指的是輸出端開路、輸入端全部懸空、與非門導通時的功耗。標準TTL芯片PON≤50mW。

2.空載截止功耗POFF指的是輸出端開路、輸入端接地、與非門截止時的功耗。標準TTL芯片POFF≤25mW。第27頁,共56頁，2024年2月25日，星期天

1.扇入系數NI是指輸入端的個數。

2.扇出系數NO表示門電路帶負載能力的大小，NO表示可驅動同類門的個數。NO分為兩種情況，一是灌電流負載NOL，二是拉電流負載NOH。NO=min（NOL，NOH）。

IOLmax為驅動門的最大允許灌電流，IIL是一個負載門灌入本級的電流。IOHmax為驅動門的最大允許拉電流，IIH是負載門高電平輸入電流。（五）扇入系數NI和扇出系數NOTTL與非門的外特性及主要參數第28頁,共56頁，2024年2月25日，星期天（六）平均傳輸延遲時間平均傳輸延遲時間tpd：TTL與非門的外特性及主要參數平均傳輸延遲時間是表示門電路開關速度的參數，它是指門電路在輸入脈沖波形的作用下，輸出波形相對于輸入波形延遲了多少時間。

導通延遲時間tPHL：輸入波形上升沿的50%幅值處到輸出波形下降沿50%幅值處所需要的時間。截止延遲時間tPLH：從輸入波形下降沿50%幅值處到輸出波形上升沿50%幅值處所需要的時間。通常tPLH＞tPHL，tpd越小，電路的開關速度越高。一般tpd=10ns～40ns。第29頁,共56頁，2024年2月25日，星期天兩個TTL門輸出端并聯情況2.2.3OC門和三態門第30頁,共56頁，2024年2月25日，星期天RLUCC1.集電極開路的與非門（OC門）輸入全1時，輸出=0；輸入任0時，輸出懸空+5VFR2R13kT2R3T1T5b1c1ABC&符號應用時輸出端要接一上拉負載電阻RL。&第31頁,共56頁，2024年2月25日，星期天

OC門可以實現“線與”功能。&&&UCCF1F2F3F分析：F1、F2、F3任一導通，則F=0。F1、F2、F3全截止，則F=1。輸出級RLUCCRLT5T5T5

F=F1F2F3第32頁,共56頁，2024年2月25日，星期天2.三態門E—控制端+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE一、結構第33頁,共56頁，2024年2月25日，星期天+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE二、工作原理(1)控制端E=0時的工作情況：01截止第34頁,共56頁，2024年2月25日，星期天+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE(2)控制端E=1時的工作情況10導通截止截止高阻態第35頁,共56頁，2024年2月25日，星期天&ABF符號功能表三、三態門的符號及功能表&ABF符號功能表使能端高電平起作用使能端低電平起作用第36頁,共56頁，2024年2月25日，星期天E1E2E3公用總線=０=１=０三態門主要作為TTL電路與總線間的接口電路。四、三態門的用途工作時，E1、E2、E3分時接入高電平。總線是一種內部結構，它是cpu、內存、輸入、輸出設備傳遞信息的公用通道第37頁,共56頁，2024年2月25日，星期天2.3CMOS邏輯門電路前面介紹的TTL采用的都是雙極型晶體管，兩種載流子參與導電，稱為雙極型集成電路。本節介紹只有一種載流子參與導電的單極型邏輯門電路--MOS集成電路。

MOS集成電路主要包括NMOS、PMOS以及CMOS電路。電路具有以下特點：制造工藝簡單、成品率高、功耗低、集成度高、抗干擾能力強，適合大規模集成電路。第38頁,共56頁，2024年2月25日，星期天各類絕緣柵場效應三極管的特性曲線絕緣柵場效應管N溝道增強型P溝道增強型第39頁,共56頁，2024年2月25日，星期天絕緣柵場效應管

N溝道耗盡型P溝道耗盡型第40頁,共56頁，2024年2月25日，星期天MOS管的開關特性（一）MOS管的基本開關電路以增強型NMOS管基本開關電路為例當uI<UGS（TH）時，MOS管工作在截止區，當uI>UGS（TH）時，溝道電阻變得很小，我們可以將MOS管看作是一個電壓控制的電子開關TuIuOUDDRDDGSUGS(TH)UDSID0UGSID0輸出為低電平，uO=UOL≈0V輸出即為高電平，uO=UOH≈UDDUGS<UGS(TH)UGS>UGS(TH)第41頁,共56頁，2024年2月25日，星期天（二）MOS管的開關等效電路截止時漏源間的內阻ROFF很大，可視為開路C表示柵極的輸入電容。數值約為幾個皮法因此這個電阻一般情況不能忽略不計導通時漏源間的內阻RON約在1KΩ以內，且與UGS有關（UGS

↑→RON↓

）開關電路的輸出端不可避免地會帶有一定的負載電容，所以在動態工作時，漏極電流ID和輸出電壓UO=UDS的變化會滯后于輸入電壓的變化，這一點和雙極型三極管是相似的。

DGSCDGSCRON導通時截止時UDSID0UGS<UGS(TH)UGS2UGS2>UGS1UGS1RON2RON1ROFFSDGIDUDSUGS特性曲線越陡，表示RON越小RON2<RON1第42頁,共56頁，2024年2月25日，星期天CMOS反相器PMOSNMOS1.輸入低電平UIL=0V:UGS1＜UT1T1截止|UGS2|＞UT2電路中電流近似為零，UDD主要降在T1，輸出高電平UOH≈UDD。T2導通2.輸入高電平UIH=UDDT1通、T2止，UDD主要降在T2，輸出低電平UOL≈0V。實現邏輯非功能：漏極相連作輸出端（一）CMOS反相器組成及原理兩管特性對稱，NMOS管的襯底接到電路的最低電位，PMOS管的襯底接到電路的最高電位。襯底與漏源間的PN結始終處于反偏。柵極相連作輸入端電源電壓UDD＞UT1+|UT2|，UDD適用范圍較大(3～18V)。

UT1：NMOS的開啟電壓;

UT2：PMOS的開啟電壓。第43頁,共56頁，2024年2月25日，星期天CMOS反相器（二）CMOS反相器傳輸特性AB段：由于UI=UGS1＜UT1，|UGS2|＞|UT2|，故T1截止，T2導通。輸出高電平UOH≈UDD。CD段：UI=UGS1＞UT1，T1導通。UI＞UDD–|UT2|，則|UGS2|＜|UT2|，T2截止。輸出低電平UOL≈0V。電源電壓UDD＞UT1+|UT2|，T1和T2的參數對稱，UT1=|UT2|。

UT1：NMOS的開啟電壓;

UT2：PMOS的開啟電壓。BC段：由于UT1＜UI＜UDD–|UT2|，所以UGS1

＞UT1，|UGS2|＞|UT2|，T1和T2同時導通。

T1和T2參數完全對稱的情況下，CMOS反相器的閾值電壓等于電源電壓的一半，獲得較大的噪聲容限。轉折區的變化率很大，CMOS反相器更接近于理想開關特性。第44頁,共56頁，2024年2月25日，星期天CMOS反相器（三）CMOS反相器噪聲容限在每個固定的UDD情況下，UNL和UNH始終相等。國產4000系列CMOS電路的測試結果表明，UNL=UNH≥30%UDD。

隨著電源電壓UDD的增加，噪聲容限也相應地變大。為了提高CMOS反相器的噪聲容限，可以適當提高電源電壓UDD

。第45頁,共56頁，2024年2月25日，星期天CMOS反相器（四）CMOS反相器傳輸延遲時間

CMOS反相器的輸出電阻比TTL電路的輸出電阻大，容性負載對前者傳輸延遲時間會產生更大的影響。

CMOS反相器的輸出電阻與UIH（UIH≈UDD

）有關，因此CMOS反相器的傳輸延遲時間與UDD有關。根據CMOS反相器的互補對稱性可知，當反相器接容性負載時，它的導通延遲時間tPHL和截止延遲時間tPLH是相等的。CMOS反相器的平均傳輸延遲時間約為10ns。第46頁,共56頁，2024年2月25日，星期天工作原理：1.C為低電平：T1、T2截止，傳輸門相當于開關斷開。CL上電壓保持不變，傳輸門可以保存信息。2.C為高電平：T1、T2中至少有一只管子導通，使UO=UI，相當于開關閉合，傳輸門傳輸信息。結論：傳輸門相當于一個理想的雙向開關。CMOS傳輸門（TG）

CMOS傳輸門與CMOS反相器一樣，也是構成各種邏輯電路的一種基本單元電路。

組成：T1是NMOS管，T2是PMOS管，開啟電壓分別為UT1、UT2，設UDD＞（UT1+|UT2|），T1和T2的參數對稱。有一對互補的電壓控制信號，CL為負載電容。信號特點：CMOS傳輸門的輸出與輸入端可以互換。一般輸入電壓變化范圍為0～UDD，控制電壓為0或UDD。

邏輯符號門控信號傳輸門的導通電阻為幾百歐，截止電阻達50MΩ以上，平均延遲時間為幾十至一二百ns。

第47頁,共56頁，2024年2月25日，星期天2.4邏輯門的接口電路

TTL門驅動CMOS門

系統設計的需要，將從速度、復雜性和功能等方面選擇合適的系列芯片，或者從幾種系列中選擇性能最佳的芯片，組裝起來。在不同邏輯器件混合使用的系統中，常常碰到不同系列邏輯芯片的接口問題。

CMOS門驅動TTL門

門電路帶負載的接口電路

第48頁,共56頁，2024年2月25日，星期天有兩個方面的接口問題需要考慮。1.驅動門為負載門提供足夠大的灌電流和拉電流。驅動門與負載門電流之間的驅動應滿足：

IOH(max)≥nIIH(max)

，IOL(max)≥mIIL(max)

（n和m是負載電流的個數）2.驅動門的輸出電壓應在負載門所要求的輸入電壓范圍內。驅動門與負載門之間的邏輯電平應滿足：

UOH(min)≥UIH(min)，UOL(max)≤UIL(max)。邏輯門的接口電路

第49頁,共56頁，2024年2月25日，星期天TTL門驅動CMOS門

TTL采用74LS系列，CMOS采用74HC系列，且電源電壓相同都為5V。只有一個條件不滿足，TTL門電路輸出高電平2.7V，CMOS電路的輸入高電平要求高于3.5V。

1.電源電壓相同接一上拉電阻Rx，使TTL門電路的輸出高電平升高至電源電壓，以實現與74HC電路的兼容。

第50頁,共