具有分布式PLL的相控陣的系統級本地振蕩器相位噪聲模型對于數字波束成形相控陣，考慮用于生成本地振蕩器（LO）的常見實現方法是將公共參考頻率分配給分布在天線陣列內的一系列鎖相環（PLL）。使用這些分布式鎖相環，評估組合相位噪聲性能的方法在當前文獻中沒有得到很好的記載。在分布式系統中，公共噪聲源是相關的，而分布式噪聲源（如果保持不相關）在射頻信號組合時會減少。對于系統中的大多數組件，這是直觀的評估。對于PLL，環路中的每個組件都有相關的噪聲傳遞函數，它們的貢獻是控制環路的函數，也是任何頻率轉換的函數。這在嘗試評估組合相位噪聲輸出時增加了復雜性。通過基于已知的PLL建模方法，以及對相關與不相關貢獻者的評估，提出了一種跨頻率偏移跟蹤分布式PLL貢獻的方法。數字波束成形帶來的并發癥在任何無線電系統中，都需要仔細設計接收機和激勵器的LO生成。隨著相控陣天線系統中數字波束成形的普及，設計變得更加復雜，因為將LO信號和參考頻率分布到大量分布式接收器和激勵器。系統架構級別的權衡是分配所需的LO頻率或分配較低的頻率參考，并在物理上靠近使用點創建所需的LO。在本地創建LO的現成可用且高度集成的選項是通過PLL。下一個挑戰是評估來自各種分布式組件以及集中式組件的系統級相位噪聲。具有分布式鎖相環的系統如圖1所示。公共參考頻率分布到許多鎖相環，每個鎖相環產生一個輸出頻率。假設圖1a的LO輸出是圖1b中混頻器的LO輸入。圖1.分布式系統。每個振蕩器都被鎖相到一個公共參考振蕩器。LO信號1到N被施加到相控陣中所示的混頻器的LO端口。系統設計人員面臨的挑戰是跟蹤分布式系統的噪聲貢獻，了解相關噪聲源和不相關噪聲源，以及對整個系統噪聲進行估計。在PLL中，噪聲傳遞函數加劇了這一挑戰，噪聲傳遞函數既是PLL中的頻率轉換和環路帶寬設置的函數。動機：組合鎖相環的測量示例圖2顯示了組合PLL的示例測量。該數據是通過組合來自多個ADRV9009收發器的發送輸出獲得的。顯示了單個IC、兩個組合IC和四個組合IC的情況。在這個數據集的情況下，隨著IC的組合，有明顯的10logN改進。為了達到這個結果，需要一個低噪聲晶體振蕩器參考源。下一節中模型的動機是推導出一種方法來計算這種測量如何在具有許多分布式收發器的大型陣列中擴展，并且更普遍地適用于具有分布式PLL的任何架構。圖2.組合兩個鎖相環的相位噪聲測量。鎖相環模型PLL中的噪聲建模有據可查（1-5）。輸出相位噪聲圖如圖3所示。圖3.典型鎖相環相位噪聲分析，顯示所有組件的噪聲貢獻。總噪聲是所有貢獻者的組合。在這種類型的圖中，設計人員可以快速評估環路中每個組件的噪聲貢獻，這些貢獻者的累積會導致整體噪聲性能。模型參數設置為代表圖2中所示的數據，如果要組合大量IC，則源振蕩器用于創建相位噪聲估計。為了檢查分布式PLL的影響，首先從PLL模型中導出參考貢獻和剩余PLL組件的貢獻。將已知PLL模型擴展到分布式PLL模型接下來，描述為具有許多分布式PLL的系統計算組合相位噪聲的過程。這種方法基于能夠將參考振蕩器的噪聲貢獻與VCO和環路組件的噪聲貢獻分開。圖4說明了單個參考振蕩器到多個PLL的假設分布式示例。此計算假設無噪聲分布，這是不實際的，但可以用來說明原理。假設分布式PLL的噪聲貢獻是不相關的，并且減少了10logN，其中N是分布式PLL的數量。隨著通道的增加，噪聲在較大的偏移頻率下得到改善，對于大型分布系統，噪聲幾乎完全由參考振蕩器控制。圖4.開始分布式鎖相環相位噪聲建模方法：從PLL模型中提取參考振蕩器和鎖相環中除參考振蕩器之外的所有其他組件的相位噪聲貢獻。作為分布式鎖相環數量的函數的組合相位噪聲假設參考噪聲是相關的，而分布在許多PLL中的噪聲貢獻者是不相關的。圖4中所示的示例簡化了對參考振蕩器分布的假設。在真正的系統分析中，預計系統設計人員還將考慮參考振蕩器分布中的噪聲貢獻，這將降低整體結果。然而，像這樣的簡化分析對于獲得關于架構權衡如何影響整體系統相位噪聲性能的直覺非常有用。接下來我們看看相位噪聲對配電系統的影響。考慮參考分布中的相位噪聲接下來評估分配選項的兩個示例。考慮的第一種情況如圖5所示。在這個例子中，選擇了一個寬帶PLL，它通常用于快速調諧VCO頻率。參考信號的分配是通過時鐘PLLIC實現的，這些IC也很常見，用于簡化JESD接口等數字數據鏈路的時序約束。個人貢獻者顯示在左下方。這些貢獻者處于設備的頻率，而不是按比例縮放到輸出頻率。右下方的相位噪聲圖顯示了不同數量的分布式PLL的系統級相位噪聲。圖5.分布有PLLIC的分布式寬帶PLL。該模型的一些特點值得注意。假設單個高性能晶體振蕩器，標稱頻率為100MHz，中央振蕩器的單個貢獻者反映在合理的高端晶體振蕩器中可用的內容，盡管不一定是最好和最昂貴的選擇。雖然中央振蕩器輸出可以實際扇出到有限數量的分布PLL，但這些將再次扇出到某個實際限制并重復以服務于系統中的完整分布。對于本例中的分布貢獻，假設有16個分布組件，然后假設它們再次扇出。左下方顯示的分配電路的單獨貢獻是沒有參考振蕩器貢獻的PLL組件的噪聲。此示例中的分布假定與源振蕩器的頻率相同，并且噪聲貢獻者是根據可用于此功能的典型IC選擇的。寬帶PLL名義上假定為S波段頻率，設置為1MHz環路帶寬以進行快速調諧，這與實際環路一樣寬。值得注意的是，選擇這些模型是為了代表可能實用的模型，并說明陣列中的累積效應。任何詳細的設計都可能能夠改善特定的PLL噪聲曲線，這是預期的，并且這種分析方法旨在幫助工程決策在何處分配設計資源以獲得最佳整體結果，而不是為了做出相對準確的聲明到可用的組件。圖5中的右下圖計算了LO分布的總組合相位噪聲。應用了每個單獨貢獻者的PLL噪聲傳遞函數，它既可以縮放到輸出頻率，也包括PLL帶寬的影響。系統量也包括在內并假定為不相關，因此該貢獻減少了10logN。對于分配數量，假設為16，如前所述，分配貢獻減少10log16。實際上，隨著分發的重復，這將進一步降低。然而，額外的噪聲貢獻不那么顯著。對于大型陣列中的扇出分布，噪聲將由第一組有源器件支配。在以16個為一組進行扇出的情況下，每個有源器件都是16個更多有源器件的輸入，如果所有器件彼此不相關，則16個附加分布層僅會降低約0.25dB。繼續分配將有更少的整體貢獻。因此，為了簡化分析，不包括這種影響，分布的噪聲貢獻是根據前16個并行分布分量計算的。生成的曲線說明了幾種影響。與單個PLL模型類似，近端噪聲由參考頻率支配，遠端噪聲由VCO支配，并且隨著不相關的VCO加在一起，遠端噪聲得到改善。這是相當直觀的。不直觀的，以及模型的價值，是由分布中的選擇所支配的大部分偏移頻率。該結果導致考慮具有較低噪聲分布和較窄PLL帶寬的第二個示例。圖6.分布有放大器的分布式窄帶PLL。圖6說明了一種不同的方法。相同的低噪聲晶體振蕩器用作參考。這是通過射頻放大器分配的，而不是通過PLL重新定時和重新同步。分布式PLL以固定頻率選擇。這有兩個效果：在具有窄調諧范圍的單一頻率下，VCO可以本質上更好，并且可以使環路帶寬更窄。左下圖顯示了各個貢獻者。中央振蕩器與前面的示例相同。請注意分配放大器：在考慮低相位噪聲放大器時，它們的性能并不是特別高，但比使用PLLIC（例如前面的示例）要好得多。通過更好的VCO和更窄的環路帶寬，分布式PLL在更高的偏移頻率下得到了改進，但~1kHz的中頻實際上比寬帶PLL示例差。右下角顯示了綜合結果：參考振蕩器主導低頻，在環路帶寬以上，分布式PLL主導性能，并隨著陣列尺寸和分布式PLL數量的增加而得到改善。圖7顯示了兩個示例的比較。請注意從~2kHz到5kHz的偏移頻率差異很大。圖7.圖5和圖6的比較說明了廣泛的系統級性能，具體取決于所選的分布和架構。分布式PLL陣列級注意事項基于對整體系統相位噪聲性能的加權貢獻的理解，可以得出與相控陣或多通道射頻系統架構相關的幾個結論。鎖相環帶寬針對相位噪聲優化的傳統PLL設計將環路帶寬設置為偏移頻率，以最小化整體相位噪聲分布。這通常是在歸一化為輸出頻率的參考振蕩器相位噪聲與VCO相位噪聲相交的頻率處。對于具有許多PLL的分布式系統，這可能不是最佳環路帶寬。分布式組件的數量也需要考慮。為了在使用分布式PLL實現的系統中獲得最佳LO噪聲，需要窄環路帶寬以最小化參考的相關噪聲貢獻。對于需要快速調諧PLL的系統，通常會加寬環路帶寬以優化速度。不幸的是，這本身就是優化分布式相位噪聲貢獻的錯誤方向。克服這一問題的一種選擇是在寬帶環路之前進行分布式窄帶清理環路，以減少參考噪聲和分布噪聲相關的偏移頻率。大型陣列對于使用數千個通道的系統，如果它們的貢獻可以保持不相關，則可以從分布式組件中獲得顯著改進。主要關注點可能圍繞參考振蕩器的選擇以及為分布式接收器和激勵器保持低噪聲分布系統而發展。直接采樣系統隨著GSPS轉換器的普及，其速度和射頻輸入帶寬不斷提高，直接采樣系統正變得可用于微波頻率。這導致了一個有趣的權衡。數據轉換器只需要一個時鐘頻率，RF調諧完全在數字域中完成。通過限制調諧范圍，可以使VCO具有改進的相位噪聲性能。這也導致創建數據轉換器時鐘的PLL的環路帶寬較低。較低的環路帶寬會將參考振蕩器的噪聲傳遞函數更改為較低的偏移頻率，從而降低其對系統的整體貢獻。這與改進的VCO相結合，在某些情況下可能對分布式系統有好處，即使單通道比較似乎有利于替代架構。組件選項根據系統架構中所需的選擇，設計人員可以選擇大量組件選項。本節僅提供起點指導，因為新部件以更高的頻率迅速出現并提高了性能。集成VCO/PLL選項包括ADF4371/ADF4372。它們分別提供高達32GHz和16GHz的輸出頻率，以及–234dBc/Hz的最新PLL相位噪聲FOM。ADF5610提供高達15GHz的輸出。ADF5355/ADF5356輸出可在高達13.6GHz的頻率下工作，而ADF4356則高達6.8GHz。對于單獨的PLL和VCO實施，ADF41513PLL的工作頻率高達26GHz，并包括一個最先進的–234dBc/Hz的PLL相位噪聲FOM。有時，選擇PLLIC時的一個考慮因素是使相位檢測器以盡可能高的頻率運行，以最大限度地減少環路中從20logN倍增到輸出的噪聲。HMC440、HMC4069、HMC698和HMC699以1.3GHz的PFD運行。對于VCO，2018年選擇指南列出了從2GHz到26GHz的數十種VCO選項。對于直接采樣選項，ADC和DAC均已發布。這些產品可以在L波段和S波段進行直接采樣。ADC具有更高的輸入頻率帶寬，可以直接采樣到C波段。AD9208是一款雙通道3GSPSADC，輸入頻率為9GHz，可在上奈奎斯特區進行采樣。AD9213是一款單路10GSPSADC，可支持具有大瞬時帶寬的接收器。對于DAC，AD917x系列具有雙12GSPSDAC，而AD916x系列具有單個12GSPS