1(完整)《EDA技術與應用》期末試卷EDA試卷答案一、單項選擇題A.功能仿真B.時序仿真C。邏輯綜合D。配置3.IP核在EDA技術和開發中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實A。綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程。B.綜合就是將電路的高級語言轉化成低級的，可與FPGA/CPLD的基本結構相映射的網表文件。C.為實現系統的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D.綜合可理解為，將軟件描述與給定的硬件結構用電路網表文件表示的映射過程,并且這種映射關系是唯一A.可編程乘積項邏輯B.查找表(LUT）C。輸入緩沖D.輸出緩沖6。VHDL語言是一種結構化設計語言;一個設計實體(電路模塊）包括實體與結構體兩部分，結構體描述_____A.器件外部特性B。器件的內部功能C.器件外部特性與內部功能D.器件的綜合約束下列方法中A不屬于面積優化.P238A。流水線設計B。資源共享8.進程中的信號賦值語句，其信號更新是B。P134A.立即完成B。在進程的最后完成C。按順序完成D.都不對A.時序邏輯電路B。組合邏輯電路C.雙向電路D。三態控制電路10。狀態機編碼方式中，其中A占用觸發器較多，但其簡單的編碼方式可減少狀態譯碼組合邏輯資源,A。一位熱碼編碼B。順序編碼C。狀態位直接輸出型編碼D。格雷碼編碼1.下面程序是1位十進制計數器的VHDL描述，試補充完整。2(完整)《EDA技術與應用》期末試卷USEIEEE.STD_LOGIC_1164。ALL；USEIEEE。STD_LOGIC_UNSIGNED。ALL;ENTITYCNT10ISQ:OUTSTD_LOGIC_VECTOR（3DOWNTO0)）；ENDCNT10；ARCHITECTUREbhvOFCNT10ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0)；BEGINBEGINIFCLK'EVENTANDCLK=’1’THEN—-邊沿檢測ELSEQ1<=Q1+1；-—加1ENDPROCESS;Q〈=Q1；2。下面是一個多路選擇器的VHDL描述，試補充完整。USEIEEE.STD_LOGIC_1164。ALL;A,B:INSTD_LOGIC_VECTOR（7DOWNTO0);Y:OUTSTD_LOGIC_VECTOR（7DOWNTO0)）;ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINy<=Awhensel=’1'ELSE仔細閱讀下列程序，回答問題3USEIEEE.STD_LOGIC_1164。ALL；ENTITYLED7SEGIS3PORT(A:INSTD_LOGIC_VECTOR（3DOWNLED7S：OUTSTD_LOGIC_VECTOR（6DOWNTO0))；ENDLED7SEG;ARCHITECTUREoneOFLED7SEGISSIGNALTMP：STD_LOGIC；BEGINSYNC：PROCESS（CLK，A）BEGINIFCLK’EVENTANDCLK=’1'THENTMP〈=A；ENDPROCESS；OUTLED:PROCESS(TMP）BEGINWHEN”0000"=>LED7S〈="0111111"；WHEN”0010"=>LED7S<="1011011"；WHEN”0011”=>LED7S〈="1001111";WHEN”0100"=>LED7S<=”1100110”;WHEN"0111"=>LED7S〈="0000111”;WHEN"1001”=>LED7S<="1101111”；ENDCASE;ENDPROCESS；1.在程序中存在兩處錯誤，試指出,并說明理由：TMP：STD_LOGIC_VECTOR（3DOWNTO0該語句后添加WHENOTHERS=〉LED7S〈="0000000"；四、閱讀下列VHDL程序,畫出原理圖（RTL級）(完整)《EDA技術與應用》期末試卷—-1--2——-—4--5—-6-—7—-8-—9-————-13—-15-—-——-——--22--23—-——-——-27—-—-——30-—--324(完整)《EDA技術與應用》期末試卷USEIEEE.STD_LOGIC_1164。ALL；c：OUTSTD_LOGIC;d：OUTSTD_LOGIC);ENDENTITYHAD；ARCHITECTUREfh1OFHADISBEGINc<=NOT（aNANDb）;d〈=(aORb）AND（aNANDb）;ENDARCHITECTUREfh1;五、請按題中要求寫出相應VHDL程序異步復位信號計數使能計數輸出，位寬為105USEIEEE.STD_LOGIC_1164。ALL；USEIEEE。STD_LOGIC_UNSIGNED。ALL;ENTITYCNT1024ISDATA：INSTD_LOGIC_VECTOR（9DOWNTO0）;Q:OUTSTD_LOGIC_VECTOR（9DOWNTO0)）;ENDCNT1024;ARCHITECTUREONEOFCNT1024ISBEGINPROCESS(CLK,RST,EN，LOAD，DATA)VARIABLEQ1：STD_LOGIC_VECTOR(9DOWNTO0)；BEGINELSIFCLK=’1'ANDCLK’EVENTTHENELSEQ<=Q1;ENDPROCESS；ENDONE；ea(完整)《EDA技術與應用》期末試卷面原理圖，寫出相應VHDL描述6(完整)《EDA技術與應用》期末試卷USEIEEE。STD_LOGIC_1164.ALL；ENTITYTRI_STATEISENDTRI_STATE；ARCHITECTUREBEHAVOFTRI_STATEISBEGINPROCESS（E，A，Y）BEGINELSEB〈=Y；Y<=A;ENDPROCESS；ENDBEHAV;下圖是一個A/D采集系統的部分，要求設計其中的FPGA采集控制模塊，該模塊由三個部分構成：控制ADDataCEA0RCK12_8CLK10wraddrrddata12rddatardaddrSTATUSCSAnalogInClkIncCntclr下面列出了AD574的控制方式和控制時序圖AD574邏輯控制真值表（X表示任意）K12_8A00XXXX禁止X1XXX禁止100X0啟動12位轉換100X1啟動8位轉換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨4個0有效7(完整)《EDA技術與應用》期末試卷1.要求AD574工作在12位轉換模式,K12_8、A0在control中如何設置3.對地址計數器模塊進行VHDL描述輸入端口:clkinccntclr輸出端口:rdaddr計數脈沖計數器清零useieee。std_logic_1164。all;useieee.std_logic_unsigned。all;entityaddr_cntisendaddr_cnt;architectureoneofaddr_cntissignaltmp：std_logic_vector（9downto0);beginprocess(clkinc,cntclr）beginifclkinc'eventandclkinc='1'thenelsetmp〈=tmp+1；endprocess；wraddr<=tmp；endone；4.根據狀態圖，試對control進行VHDL描述(完整)《EDA技術與應用》期末試卷useieee。std_logic_1164useieee。std_logic_unsigned。all；entitycontrolisport（addata：instd_logic_vector（11downto0)；cs，ce，a0,rc,k12_8，clkinc：outstd_logic;rddata：outstd_log））endcontrol;architecturebehavofcontrolistypecon_stis（s0,s1，s2，s3,s4)；signalreg12:std_logic_vector（11downto0begink12_8<=’1';begincst〈=nst;endprocess;COMP:process(cst,status，addata)begincase（cst）iswhenothers=>nst〈=s0；endcase；endprocess;beginreg12<=addata；endprocess;rddata〈=reg12;endbehav;89(完整)《EDA技術與應用》期末試卷ENTITYadramISPORT(data:INSTD_LOGIC_VECTOR（11DOWNTO0)；—-寫入數據wraddress:INSTD_LOGIC_VECTOR(9DOWNTO0)；--寫入地址rdaddress：INSTD_LOGIC_VECTOR(9DOWNTO0）;——讀地址q:OUTSTD_LOGIC_VECTOR(11DOWNTO0)--讀出數據ENDadram；試用例化語句，對整個FPGA采集控制模塊進行VHDL描述(完整)《EDA技術與應用》期末試卷entitydacoisaddata：instd_logic_vectcs，ce,a0，rc,k12_8：outstd_logic;rddata：outstd_logic_vector（11downto0）)；enddaco;architectureoneofdacoiscomponentcontroliscs，ce，a0,rc,k12_8,clkinc：outstd_logic；rddata：outstd_logic_vector(11dowendcomponent；componentaddr_cntiswraddr：outstd_logic_vector(9downto0）)；endcomponent;componentadramISPORT(data:INSTD_LOGIC_VECTOR（11DOWNTO0——寫入數據wraddress：INSTD_LOGIC_VECTOR（9DOWNTO0——寫入地址rdaddress：INSTD_LOGIC_VECTOR(9DOWNTO0）;--讀地址q:OUTSTD_LOGIC_VECTOR(11DOWNTO0)—-讀出數據ENDcomponent;signalrds:std_logic_vector（11downto0)；signalwraddr：std_logic_vector（9downto0）;beginu1：controlportmap（a