A.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件B.CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱2．基于VHDL設(shè)計的仿真包括有①門級時序仿真、②行為仿真、③功能仿真和④前端功能A.①②③④B.②①④③C.④③②①D.②④③①A．提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路B．提供設(shè)計的最總產(chǎn)品——模型庫C．以可執(zhí)行文件的形式提交用戶，完成了綜合的功能塊4．下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計，哪一種說法是正確的： BA．原理圖輸入設(shè)計方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計B．原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法C．原理圖輸入設(shè)計方法無法對電路進行功能描述D．原理圖輸入設(shè)計方法不適合進行層次化設(shè)計5．在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正A．PROCESS為一無限循環(huán)語句B．敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動C．當(dāng)前進程中聲明的變量不可用于其他進程D．進程由說明語句部分、并行語句部分和敏感信號參數(shù)表三部分組成A．信號用于作為進程中局部數(shù)據(jù)存儲單元B．變量的賦值是立即完成的C．信號在整個結(jié)構(gòu)體的任何地方都能適用D．變量和信號的賦值符號不一樣7．下列狀態(tài)機的狀態(tài)編碼，方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”A．狀態(tài)位直接輸出型編碼B．VITAL庫C．STD庫A．10*128*B．16*E*E1C．74HC1244.JTAG聯(lián)合測試行動小組A.綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程,并且該過程與器B.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束C.綜合可以理解為將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，映射結(jié)果件A.面積優(yōu)化方法，同時有速度優(yōu)化效果B.速度優(yōu)化方法，不會有面積優(yōu)化效果C.面積優(yōu)化方法，不會有速度優(yōu)化效果D.速度優(yōu)化方法，可能會有面積優(yōu)化效果A.ifclk'eventandclk='1'thenB.ifclk'stableandnotclk='1'thenC.ifrising_edge(clk)thenD.ifnotclk'stableandclk='1'thenA.三態(tài)控制電路A.進程之間可以通過變量進行通信B.進程部由一組并行語句來描述進程功能C.進程語句本身是并行語句D.一個進程可以同時描述多個時鐘信號的同步時序邏輯A.2*1111_1110*B.8*276*1．SOPC:可編程單片系統(tǒng)5．CPLD請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：12．在狀態(tài)機的具體實現(xiàn)時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機編碼。14．綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；B.idata<=b”0000_1111”;clk=‘1’thenB.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’thenA.ROMB.CPLDC.FPGAD.GAL7.CPLD復(fù)雜可編程邏輯器件JTAG，jointtestactiongroup，聯(lián)合測試行動小組的簡稱，又意指其提出的一種硬件測試標(biāo)準(zhǔn)，常用于器件測試、編程下載和配置等操作。A→→→→→E20．PLD的可編程主要基于A.LUT結(jié)構(gòu)或者B.乘積項結(jié)構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA基于CPLD基于21．在狀態(tài)機的具體實現(xiàn)時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機編碼。對于A.FPGAB.CPLD兩類器件：一位熱碼狀態(tài)機編碼方式適合于器件；順序編碼狀態(tài)機編碼方式適合于器件；____________A.資源共享B.流水線C.串行化D.關(guān)鍵路徑優(yōu)化23．綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；24．不完整的IF語句，其綜合結(jié)果可實現(xiàn)。A.時序電路B.雙向控制電路C.條件相或的邏輯電路D.三態(tài)控制電路個賦值語句是錯誤的。A.idata<="00001111";B.idata<=b"0000_1111";clk=‘1’thenB.iffalling_edge(cnC.ifclk’eventandclk=‘0’thenD.ifA.FPGAB.CPLDC.CPUD.GAL29．綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。31．流水線設(shè)計是一種優(yōu)化方式，下列哪一項對資源共享描述正確_。bA.面積優(yōu)化方法，不會有速度優(yōu)化效果B.速度優(yōu)化方法，不會有面積優(yōu)化效果C.面積優(yōu)化方法，可能會有速度優(yōu)化效果D.速度優(yōu)化方法，可能會有面積優(yōu)化效果andclk=‘1’thenB.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then33．狀態(tài)機編碼方式中，其中占用A.狀態(tài)位直接輸出型編碼個賦值語句是錯誤的。DA.idata<=“00001111”B.idata<=b”0000_1111”;C.idata<=*”AB”的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為。DDa)綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；b)綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的c)為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；d)綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。38．進程中的信號賦值語句，其信號更新是C。兩部分，結(jié)構(gòu)體描述。Bd)器件外部特性與部功能。①流水線設(shè)計②資源共享③邏輯優(yōu)化④串行化⑤寄存器配平⑥關(guān)鍵路徑法A.①③⑤B.②③④C.②⑤⑥D(zhuǎn).①④⑥A.State0B.9moonC.Not_Aa)2*1111_1110*c)10*170*Synplify22.LPM參數(shù)可定制宏模塊庫24.UART串口（通用異步收發(fā)器）44．大規(guī)模可編程器件主要有FPGAA.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；45．綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成a)綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的b)綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；c)為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為強制綜合。d)綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并a)提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路；c)以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；①功能仿真②時序仿真③邏輯綜合④配置⑤引腳鎖定A.③①B.⑤②C.④⑤D.①②48．下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計，那一種說法是